文章來源：Jeff的芯片世界

原文作者：Jeff的芯片世界

本文介紹了芯片設(shè)計(jì)中的標(biāo)準(zhǔn)單元。

在數(shù)字芯片設(shè)計(jì)領(lǐng)域，標(biāo)準(zhǔn)單元（Standard Cell）是構(gòu)成復(fù)雜芯片功能的基礎(chǔ)構(gòu)件。它是指經(jīng)過預(yù)先設(shè)計(jì)、優(yōu)化與驗(yàn)證，具備特定邏輯功能且可重復(fù)使用的標(biāo)準(zhǔn)化電路模塊。從基本邏輯門如與門、或門、非門，到觸發(fā)器、加法器等運(yùn)算單元，標(biāo)準(zhǔn)單元覆蓋了數(shù)字電路的核心需求。其本質(zhì)在于“標(biāo)準(zhǔn)化與可復(fù)用性”：一旦某個(gè)單元完成設(shè)計(jì)驗(yàn)證，便可在整個(gè)芯片設(shè)計(jì)中無限次復(fù)用，從而極大降低設(shè)計(jì)復(fù)雜度與出錯(cuò)率。

標(biāo)準(zhǔn)單元的物理特征與布局規(guī)范

所有標(biāo)準(zhǔn)單元的高度保持一致，寬度則可根據(jù)功能復(fù)雜度靈活變化。單元的高度通常以其內(nèi)部金屬層軌道數(shù)來衡量，例如6T、9T、12T等，不同工藝節(jié)點(diǎn)的軌道高度從早期的7.5T逐步壓縮至3T。寬度單位通常為CPP（接觸多晶間距），即兩個(gè)平行柵極之間的最小距離。這種“等高變寬”的設(shè)計(jì)使得標(biāo)準(zhǔn)單元能夠整齊排列成單元行，簡化了布局流程。

在電源與接口規(guī)范方面，所有標(biāo)準(zhǔn)單元的頂部統(tǒng)一布置VDD電源軌道，底部布置VSS地軌道，且均接入底層金屬層。單元的輸入輸出引腳位置、金屬層規(guī)范也完全統(tǒng)一，前端邏輯綜合與后端布局布線均可直接調(diào)用這些接口信息，無需額外適配。

標(biāo)準(zhǔn)單元的設(shè)計(jì)流程與優(yōu)化方法

標(biāo)準(zhǔn)單元的設(shè)計(jì)流程涵蓋從邏輯到物理的多個(gè)環(huán)節(jié)。邏輯電路設(shè)計(jì)階段明確單元的功能需求，繼而將其映射為晶體管級網(wǎng)表。在滿足設(shè)計(jì)規(guī)則的前提下安排晶體管位置，PMOS位于單元上半部分的N-well區(qū)域，NMOS位于下半部分的P-well區(qū)域。完成晶體管布局后，進(jìn)行單元內(nèi)部的布線，隨后開展版圖優(yōu)化，涵蓋面積、延遲、功耗等指標(biāo)，并通過設(shè)計(jì)規(guī)則檢查以及版圖與電路圖一致性驗(yàn)證，最終生成LIB文件（時(shí)序與功耗參數(shù)庫）和LEF文件（物理信息庫）供芯片設(shè)計(jì)調(diào)用。

在先進(jìn)工藝節(jié)點(diǎn)下，設(shè)計(jì)空間巨大且優(yōu)化目標(biāo)復(fù)雜。為提升性能，可采用多種優(yōu)化技術(shù)：通過邏輯變換，同一邏輯功能可用不同布爾表達(dá)式實(shí)現(xiàn)，從而產(chǎn)生多種電路結(jié)構(gòu)供選擇；通過調(diào)整晶體管堆疊順序優(yōu)化歐拉路徑，減少布線復(fù)雜度；利用網(wǎng)表分裂技術(shù)將大驅(qū)動(dòng)單元拆分為多個(gè)小單元以降低延遲；還可將多個(gè)標(biāo)準(zhǔn)單元融合為一個(gè)復(fù)合單元，減少引腳數(shù)量并壓縮面積。

不同規(guī)格標(biāo)準(zhǔn)單元的PPA權(quán)衡與應(yīng)用

標(biāo)準(zhǔn)單元在設(shè)計(jì)階段已完成功耗、性能、面積的多維度優(yōu)化。不同規(guī)格的單元形成互補(bǔ)：小型單元（如6T單元）面積最小、功耗最低，適用于移動(dòng)應(yīng)用、超低功耗應(yīng)用和嵌入式微控制器；中型單元（如9T單元）在面積與性能之間取得平衡，適用于通用計(jì)算和圖形處理器；大型單元（如12T單元）驅(qū)動(dòng)能力強(qiáng)、性能最優(yōu)，用于高速計(jì)算和關(guān)鍵模塊。工程師可根據(jù)芯片不同區(qū)域的需求選擇合適規(guī)格的單元。

先進(jìn)工藝下的挑戰(zhàn)與協(xié)同優(yōu)化

隨著從平面晶體管到FinFET、再到環(huán)柵晶體管和互補(bǔ)場效應(yīng)晶體管等新型器件結(jié)構(gòu)的演進(jìn)，設(shè)計(jì)規(guī)則愈加復(fù)雜，標(biāo)準(zhǔn)單元的軌道高度不斷壓縮，晶體管密度持續(xù)提升。標(biāo)準(zhǔn)單元的布局質(zhì)量直接影響整個(gè)芯片的最終PPA表現(xiàn)，每一個(gè)晶體管的擺放、金屬線的走向、過孔的位置都會(huì)影響性能與良率。

未來的標(biāo)準(zhǔn)單元設(shè)計(jì)已不再是單純的版圖繪制，而是跨邏輯層、拓?fù)鋵?、物理層的系統(tǒng)級優(yōu)化工程。結(jié)合設(shè)計(jì)-工藝協(xié)同優(yōu)化與系統(tǒng)-技術(shù)協(xié)同優(yōu)化理念，標(biāo)準(zhǔn)單元的設(shè)計(jì)范式有望隨著新器件（如MESO、TFT）的引入而重新定義。