在半導體行業(yè)的黃金年代，工藝縮放曾是行業(yè)的萬能鑰匙——晶體管尺寸縮小，性能、功耗、面積的增益便會隨之而來。但當CMOS技術邁入深納米節(jié)點，這一“免費”的紅利逐漸消失。

如今，設計-工藝協(xié)同優(yōu)化（DTCO）成為技術演進的核心抓手，而一個曾被忽略的關鍵因素正站上舞臺中央——應力相關局部版圖效應（LLE）。

一項基于商用7nm FinFET工藝的博士研究展開，該研究結合實驗與建模方法，通過包含超 30,000 個器件的高密度測試芯片、專用實驗設計（DOE）分離版圖效應，并采用經(jīng)硅片測試校準的 3D TCAD 流程。研究發(fā)現(xiàn)，在 p 型器件中，部分版圖相關的應力擾動可導致性能變化超過 10%，充分體現(xiàn)局部幾何結構對先進節(jié)點晶體管行為的顯著影響。

本文將闡述應力相關 LLE 為何至關重要、其與 “黃金縮放時代終結” 的關聯(lián)，以及它如何成為器件物理、緊湊建模、DTCO 與良率導向設計的交叉核心。后續(xù)文章將深入講解測試方法、建?？蚣堋⒐杵瑴y試結果，及其對未來 FinFET 與環(huán)繞柵極（GAA）技術的意義。

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從平面到GAA：器件架構升級，為何讓LLE愈發(fā)關鍵？

回顧CMOS的架構演進之路，每一次升級都在解決舊問題，同時帶來新挑戰(zhàn)：

平面MOSFET：柵極單面控制溝道，柵長縮短時短溝道效應凸顯，控制能力下降；

FinFET：三維鰭片結構實現(xiàn)柵極三面控制，靜電控制能力大幅提升，延長了工藝縮放周期；

GAA（環(huán)繞柵極）：柵極完全包裹堆疊納米片，達成最優(yōu)靜電控制，進一步抑制亞閾值漏電。

架構升級的背后，是器件機械環(huán)境的持續(xù)復雜化。以FinFET為例，鰭片幾何、柵疊層、隔離結構、源/漏應力源與局部圖形密度，共同構成了復雜的三維應力分布。提升靜電控制的架構轉變，讓應力相關版圖效應在結構上變得至關重要。

進入GAA時代，晶體管的三維化程度更高，版圖與器件的耦合更緊密，LLE的影響力只會進一步放大。

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黃金縮放時代落幕：應力，從“增效工具”到“偏差源頭”

長期以來，機械應力都是半導體工藝的“性能增效神器”。

在應變工程中，硅在彈性形變范圍內(nèi)，能帶結構會發(fā)生可逆改變，進而影響載流子遷移率——這一特性被廣泛用于提升器件性能。比如在 p 型 FinFET 中，通過選擇性 SiGe 外延生長，可在溝道產(chǎn)生溝道縱向壓應力，直接讓空穴遷移率顯著提升，性能增益超10%。

早期的全局應變技術，在平面工藝中效果顯著。但隨著器件進入三維時代，行業(yè)轉向嵌入式外延源/漏、接觸刻蝕停止層（CESL）、應力記憶技術（SMT）等局域化應力方案。

而當應力成為性能優(yōu)化的核心手段，一個新問題隨之出現(xiàn)：局部版圖會非預期地改變應力場。即便晶體管的標稱尺寸完全一致，相鄰有源區(qū)、隔離結構、柵極終端等版圖細節(jié)，都會擾動溝道應力分布，引發(fā)系統(tǒng)性電學偏差——這就是局部版圖效應（LLE）。

更關鍵的是，p型器件對應力誘導的遷移率變化，敏感度遠高于n型器件，這也讓p型器件的LLE管控成為技術攻關的重點。

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DTCO與LLE的“雙刃劍”：協(xié)同優(yōu)化，為何離不開版圖感知能力？

當單純的節(jié)距縮放無法滿足密度提升需求，DTCO（設計-工藝協(xié)同優(yōu)化） 成為破局關鍵。

以英特爾從Intel 7到Intel 4的工藝演進為例，密度增益并非僅依賴尺寸縮小，而是通過降低標準單元高度、鰭片精簡、緊湊擴散隔離等DTCO手段，實現(xiàn)幾何尺寸與架構設計的雙重突破。

但DTCO的激進推進，卻與LLE敏感性形成了“雙刃劍”效應：為了壓縮面積，擴散隔斷、柵極切割等結構被不斷靠近有源溝道，其機械與電學影響被持續(xù)放大。曾經(jīng)距離較遠、影響微弱的版圖細節(jié)，如今都成為了影響器件性能的關鍵變量。

這意味著，應力感知型DTCO與LLE感知型緊湊建模，已不再是可選優(yōu)化，而是先進節(jié)點研發(fā)的必要前提。若忽視局部幾何對應力的調(diào)制作用，必然導致非預期偏差、匹配性劣化，甚至壓縮設計裕度。

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從“經(jīng)驗調(diào)試”到“預測建?！保篖LE管控，必須邁過的技術門檻

當LLE的影響足以左右電路時序與功耗，“靠經(jīng)驗調(diào)試”的時代便一去不返。構建SPICE兼容的緊湊模型與偏差感知型設計流程，成為行業(yè)的必然選擇。

一個精準的應力相關LLE預測框架，需要經(jīng)過四個核心步驟：

1

通過工藝感知型機械仿真，提取局部應力場，解析應力張量；

2

基于壓阻遷移率模型，將應力信息轉化為電學影響，兼顧晶向、電流方向與器件架構；

3

把物理敏感性抽象為版圖感知型緊湊模型參數(shù)，賦能電路級設計；

4

通過高密度測試芯片與硅片驗證，精準分離單一LLE的影響權重。

前述7nm FinFET工藝研究，正是基于這一框架展開。通過超30,000個器件的測試芯片、專用實驗設計（DOE）與經(jīng)校準的3D TCAD流程，實現(xiàn)了LLE從“現(xiàn)象觀測”到“模型預測”的跨越。

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核心結論：版圖即器件物理，深納米時代的底層邏輯變革

這項研究的核心觀點，一言以蔽之：在先進FinFET工藝中，版圖不再僅是器件的掩膜級描述，而是器件物理的一部分。

這不僅是對LLE價值的重新定義，更是黃金縮放時代落幕之后，半導體工程思維的一次底層變革——性能提升不再依賴“單純縮小尺寸”，而是要精準理解并控制那些曾被忽略的版圖與器件的交互作用。

從FinFET到GAA，從工藝縮放到DTCO協(xié)同，應力相關LLE的重要性只會與日俱增。唯有將LLE納入設計、工藝、建模的全流程管控，才能在深納米時代，持續(xù)實現(xiàn)功耗、性能、面積（PPA）的最優(yōu)解。

未來，隨著更多先進節(jié)點技術的落地，LLE的表征與建模將成為半導體企業(yè)的核心競爭力之一。而這場關于“版圖與器件”的深度耦合探索，才剛剛拉開序幕。