納芯微（原麥歌恩 MagnTek）MT 系列單芯片磁編碼器，以 AMR/TMR 磁阻傳感為核心，將正交信號生成、模擬前端（AFE）、高精度 ADC、數(shù)字校準(zhǔn)、硬件 CORDIC 解算、多協(xié)議輸出全鏈路集成于 3×3mm QFN 封裝內(nèi)，實現(xiàn)從旋轉(zhuǎn)磁場到絕對角度的高精度、低延遲轉(zhuǎn)換。本文系統(tǒng)剖析其單芯片信號鏈架構(gòu)、噪聲抑制與校準(zhǔn)機制、硬件 CORDIC 角度解算原理，結(jié)合典型型號性能參數(shù)與工程應(yīng)用驗證，闡明其在 BLDC 電機 FOC 控制、伺服系統(tǒng)中替代傳統(tǒng)分離方案的技術(shù)優(yōu)勢，為高精度運動控制場景提供核心傳感技術(shù)參考。

1 引言

絕對式磁編碼器憑借非接觸、高可靠、斷電位置保持、抗油污振動等優(yōu)勢，成為手持吸塵器、工業(yè)伺服、機器人關(guān)節(jié)等設(shè)備的核心位置傳感元件。傳統(tǒng)磁編碼器多采用 “磁傳感 + 外部調(diào)理 + MCU 解碼” 分離方案，存在BOM 成本高、PCB 面積大、信號鏈路噪聲敏感、解碼延遲高等問題，難以適配小型化、低功耗、高精度的應(yīng)用需求。

納芯微 MT 系列（MT6835/MT6826S/MT6825 等）單芯片磁編碼器，采用晶圓級集成 + 全信號鏈設(shè)計，摒棄外部調(diào)理與解碼芯片，核心依賴正交磁敏電橋生成 SIN/COS 信號、單芯片 AFE/ADC 數(shù)字化、多級數(shù)字校準(zhǔn)、硬件 CORDIC 引擎實時解算，最高可實現(xiàn) 19 位（0.000087°）角度分辨率，解碼延遲低于 1μs，工作電流＜10mA，完美匹配高速 BLDC 電機 FOC 控制對位置信號高精度、低延遲、小體積、低功耗的嚴苛需求。

本文從單芯片整體架構(gòu)切入，逐段解析信號鏈各模塊設(shè)計機理，重點闡述硬件 CORDIC 角度解算核心技術(shù)，結(jié)合誤差補償與性能驗證，完整揭示納芯微單芯片磁編碼器的高精度解碼技術(shù)體系。

2 單芯片整體架構(gòu)

納芯微 MT 系列磁編碼器采用全集成單芯片架構(gòu)，內(nèi)部功能模塊按 “信號生成→模擬調(diào)理→數(shù)字化→數(shù)字校準(zhǔn)→角度解算→輸出接口” 順序串聯(lián)，核心模塊包括：磁敏傳感陣列、正交電橋、模擬前端（AFE）、高精度 ADC、DSP 預(yù)處理、硬件 CORDIC 引擎、校準(zhǔn)存儲（OTP/EEPROM）、多協(xié)議輸出接口、電源管理（LDO）、時鐘振蕩器（OSC），整體架構(gòu)如圖 1 所示。

磁敏傳感陣列：晶圓級集成 4 片互成 45° 的 AMR/TMR 磁阻元件，組成兩組正交惠斯通電橋，感知旋轉(zhuǎn)磁場方向變化；

模擬前端（AFE）：集成低噪聲差分放大器、可編程增益放大器（PGA）、失調(diào)調(diào)零電路、抗混疊濾波器，完成原始信號放大、濾波、失調(diào)補償；

高精度 ADC：16~24 位 SAR ADC，同步采樣正交 SIN/COS 信號，輸出數(shù)字信號至 DSP；

DSP 預(yù)處理：完成幅值均衡、正交校準(zhǔn)、溫度補償、非線性校正，將 “橢圓誤差信號” 修正為 “理想單位圓信號”；

硬件 CORDIC 引擎：核心解碼模塊，通過移位 + 加減迭代，將正交數(shù)字信號解算為絕對角度 θ；

校準(zhǔn)存儲：片內(nèi) OTP/EEPROM，存儲出廠靜態(tài)校準(zhǔn)系數(shù)（幅值、正交、失調(diào)、非線性）；

輸出接口：支持 SPI/I2C、ABZ 增量脈沖、UVW 霍爾信號、PWM，適配不同控制系統(tǒng)；

電源 / 時鐘：集成 3.3V LDO 與高精度 OSC，無需外部電源與時鐘元件，簡化外圍電路。

3 正交信號生成：磁敏電橋與傳感機理

高精度角度解算的前提是獲取高正交性、高信噪比、幅值匹配的正弦（SIN）/ 余弦（COS）信號，納芯微通過AMR/TMR 磁阻效應(yīng) + 正交電橋布局實現(xiàn)旋轉(zhuǎn)磁場到正交電信號的轉(zhuǎn)換。

3.1 磁阻傳感核心機理

AMR（各向異性磁阻）效應(yīng)：芯片集成 4 片坡莫合金（NiFe）磁阻元件，互成 45° 布置，組成兩組惠斯通電橋。當(dāng)電機轉(zhuǎn)軸末端的一對極徑向充磁永磁體旋轉(zhuǎn)時，芯片平面（X/Y 軸）磁場方向同步偏轉(zhuǎn)，磁阻元件電阻隨磁場與電流方向夾角周期性變化，電阻變化率約 2%~5%，輸出 mV 級差分信號。

TMR（隧道磁阻）效應(yīng)：高端型號（如 MT6835）采用 “鐵磁釘扎層 + 絕緣勢壘層 + 鐵磁自由層” 三層薄膜結(jié)構(gòu)，自由層磁化方向隨外磁場偏轉(zhuǎn)，量子隧穿電阻隨磁場方向大幅變化，電阻變化率可達 20%~50%，靈敏度更高、溫漂更小、噪聲更低，適配超高精度與高速工況。

單磁阻元件電阻模型：

(R(theta)=R_0+Delta R cdot cos^2(theta-alpha))

其中，(R_0)為零場基準(zhǔn)電阻，(Delta R)為磁阻變化量，(theta)為磁場與磁阻條夾角，(alpha)為制造偏置角。

3.2 正交電橋布局與信號輸出

納芯微在芯片晶圓級集成兩組空間正交布置的磁敏惠斯通電橋，物理布局偏移 90° 電氣角度：

一組電橋拾取磁場 Y 軸分量，生成正弦信號（SIN）：(V_{text{SIN}}=Acdotsintheta)；

另一組電橋拾取磁場 X 軸分量，生成余弦信號（COS）：(V_{text{COS}}=Acdotcostheta)；

永磁體 360° 連續(xù)旋轉(zhuǎn)時，輸出兩路同頻、正交、差分的 mV 級信號（幅值 20~100mV），共模抑制比（CMRR）＞90dB，為后續(xù)信號鏈提供理想輸入。

4 模擬前端（AFE）：信號調(diào)理與噪聲抑制

原始 SIN/COS 信號幅值小、易受噪聲干擾、存在失調(diào)電壓與幅值失衡，需經(jīng)單芯片集成的 AFE 調(diào)理，確保信號高信噪比、零失調(diào)、幅值匹配，為 ADC 數(shù)字化提供高質(zhì)量模擬信號。

4.1 低噪聲差分放大

原始信號為 mV 級差分信號，AFE 集成低噪聲差分放大器，將信號放大至 V 級（1~2V），同時抑制共模干擾（如電源噪聲、電磁干擾），放大倍數(shù)固定或可編程（10~100 倍），適配不同磁場強度場景。

4.2 可編程增益（PGA）

由于永磁體安裝偏差、磁場強度差異，SIN/COS 信號幅值可能失衡，AFE 集成PGA，自動匹配兩路信號幅值，消除幅值不平衡誤差，確保(A_{text{SIN}}=A_{text{COS}})。

4.3 失調(diào)調(diào)零

電橋制造工藝存在固有失調(diào)電壓（mV 級），會導(dǎo)致信號零點偏移，AFE 集成失調(diào)補償電路，通過可調(diào)電壓源抵消電橋固有失調(diào)，確保信號零點無偏移。

4.4 抗混疊濾波

為避免高頻噪聲（如電機開關(guān)噪聲、電磁輻射）導(dǎo)致 ADC 采樣混疊，AFE 集成多級 RC 低通濾波器，截止頻率 1~10MHz（可編程），濾除高頻噪聲，適配電機最高轉(zhuǎn)速（60krpm）。

5 高精度 ADC 數(shù)字化：信號量化與同步采樣

調(diào)理后的模擬 SIN/COS 信號需經(jīng) ADC 數(shù)字化，轉(zhuǎn)換為數(shù)字信號送入 DSP 預(yù)處理，納芯微根據(jù)傳感技術(shù)路線（AMR/TMR）匹配不同精度 ADC，確保數(shù)字化過程無失真、高精度。

5.1 ADC 選型與精度

AMR 路線（MT6826S/MT6825）：配16~20 位 SAR ADC，采樣率最高 500kSPS，量化噪聲低，適配中高精度場景；

TMR 路線（MT6835）：配20~24 位高精度 SAR ADC，采樣率最高 1MSPS，量化誤差極小，適配超高精度場景。

5.2 同步采樣機制

為確保 SIN/COS 信號時間同步、相位無偏移，ADC 采用雙路同步采樣架構(gòu)，同時采集兩路正交信號，避免分時采樣導(dǎo)致的相位誤差，確保數(shù)字信號相位嚴格正交（90°）。

5.3 數(shù)字信號輸出

ADC 輸出16~24 位數(shù)字 SIN/COS 信號（(D_{text{SIN}})、(D_{text{COS}})），送入 DSP 預(yù)處理模塊，完成后續(xù)校準(zhǔn)與補償。

6 DSP 預(yù)處理：多級校準(zhǔn)與誤差補償

實際應(yīng)用中，磁場偏心、安裝偏差、溫漂、非線性等誤差會導(dǎo)致 SIN/COS 信號畸變（理想圓變?yōu)闄E圓、相位偏移、幅值失衡），直接影響角度解算精度。納芯微通過出廠靜態(tài)校準(zhǔn) + 實時動態(tài)補償多級機制，將畸變信號修正為理想單位圓信號，為 CORDIC 解算提供高精度輸入。

6.1 出廠靜態(tài)校準(zhǔn)（OTP/EEPROM 存儲）

芯片出廠前通過自動校準(zhǔn)流程，將校準(zhǔn)參數(shù)寫入片內(nèi) OTP/EEPROM，上電后自動加載：

失調(diào)校準(zhǔn)：補償電橋、AFE、ADC 固有失調(diào)電壓，修正公式：

(begin{cases} D_{text{SIN}}'=D_{text{SIN}}-text{Offset}_S \ D_{text{COS}}'=D_{text{COS}}-text{Offset}_C end{cases})

其中，(text{Offset}_S)、(text{Offset}_C)為出廠校準(zhǔn)存儲的失調(diào)補償值。

幅值平衡校準(zhǔn)：修正 SIN/COS 信號幅值不一致誤差，修正公式：

(D_{text{COS}}''=D_{text{COS}}' times k)

其中，(k)為增益平衡系數(shù)，確保(D_{text{SIN}}'=D_{text{COS}}'')。

正交誤差校準(zhǔn)：修正制造與安裝導(dǎo)致的非 90° 相位偏差(varepsilon)，修正公式：

(D_{text{COS}}'''=D_{text{COS}}''-D_{text{SIN}}' cdot sinvarepsilon)

補償后正交誤差＜0.01°，確保信號正交性。

非線性多項式校準(zhǔn)：通過片內(nèi) EEPROM 存儲256 點高階校準(zhǔn)系數(shù)，修正電橋、AFE、ADC 固有非線性，MT6835 可將積分非線性（INL）從 ±0.5° 優(yōu)化至 ±0.07° 以內(nèi)。

6.2 實時動態(tài)補償

溫度漂移補償：內(nèi)置高精度溫度傳感器，實時監(jiān)測芯片溫度，通過溫度 - 誤差擬合模型，動態(tài)修正 AMR/TMR 電橋溫漂、運放漂移與 ADC 增益溫漂，全溫域（-40℃~125℃）誤差控制在 ±0.01° 以內(nèi)。

偏心誤差補償：針對永磁體安裝偏心導(dǎo)致的信號諧波畸變，通過實時諧波分析，動態(tài)修正信號波形，抑制偏心誤差。

預(yù)處理后，正交矢量信號從 “有誤差的橢圓” 修正為 “理想單位圓”，即：

(D_{text{SIN}}^2+D_{text{COS}}^2=1)

為 CORDIC 解算提供理想輸入。

7 硬件 CORDIC 角度解算：正交矢量→絕對角度

CORDIC（Coordinate Rotation Digital Computer，坐標(biāo)旋轉(zhuǎn)數(shù)字計算）是納芯微磁編碼器角度解碼的核心引擎，替代傳統(tǒng)浮點 atan2 運算，通過移位 + 加減迭代邏輯，實現(xiàn)低延遲、高并行度、硬件加速的角度解算，是單芯片集成與高精度解碼的關(guān)鍵。

7.1 CORDIC 算法向量模式核心原理

磁編碼器角度解碼采用向量模式：已知直角坐標(biāo)系正交矢量（(x=D_{text{COS}})，(y=D_{text{SIN}})），通過迭代旋轉(zhuǎn)將矢量旋轉(zhuǎn)至 X 軸（(yto0)），累計旋轉(zhuǎn)角度即為矢量對應(yīng)的極角(theta)（(theta=text{atan2}(y,x))）。

7.1.1 迭代公式

每次旋轉(zhuǎn)固定角度(alpha_i=arctan(2^{-i}))（(i=0,1,2,...,n-1)），迭代公式：

(begin{cases} x_{i+1}=x_i-y_i cdot d_i cdot 2^{-i} \ y_{i+1}=y_i+x_i cdot d_i cdot 2^{-i} \ z_{i+1}=z_i-d_i cdot alpha_i end{cases})

初始值：(x_0=D_{text{COS}})，(y_0=D_{text{SIN}})，(z_0=0)；

方向因子：(d_i=text{sign}(y_i))（(y_i>0)時(d_i=1)，(y_i<0)時(d_i=-1)），決定旋轉(zhuǎn)方向；

迭代終止：(y_ito0)，此時(z_i)即為絕對角度(theta)。

7.1.2 核心優(yōu)勢

無乘法運算：乘法簡化為2 的冪次移位（(2^{-i})），僅需加法器、移位寄存器與少量邏輯門，硬件資源極簡，芯片面積小、功耗低；

固定迭代次數(shù)：采用16~24 級固定迭代（匹配 ADC 位數(shù)），每次迭代 1 個時鐘周期，總解碼延遲＜1μs，遠低于軟件 atan2 運算（延遲＞10μs）；

全象限覆蓋：通過符號位判斷確定矢量所在象限，迭代過程自動補償象限偏移，輸出0°~360° 連續(xù)絕對角度，無需外部基準(zhǔn)與回零。

7.2 納芯微硬件 CORDIC 優(yōu)化實現(xiàn)

精度匹配：16 級迭代對應(yīng) 12 位分辨率（0.022°），20 級迭代對應(yīng) 16 位分辨率（0.0014°），24 級迭代對應(yīng) 19 位分辨率（0.000087°），與 ADC 位數(shù)精準(zhǔn)匹配，無精度浪費。

流水線架構(gòu)：采用多級流水線設(shè)計，迭代過程并行執(zhí)行，進一步降低延遲，支持最高 60krpm 轉(zhuǎn)速下實時解算。

低功耗設(shè)計：空閑時關(guān)閉 CORDIC 引擎時鐘，降低功耗，工作電流＜10mA，適配手持設(shè)備低功耗場景。

8 輸出接口：多協(xié)議高精度角度輸出

解算后的絕對角度數(shù)據(jù)，經(jīng)接口模塊轉(zhuǎn)換為多種格式輸出，適配不同控制系統(tǒng)（MCU/FPGA/ 伺服驅(qū)動器），接口類型包括：

8.1 SPI/I2C 高速絕對輸出

SPI：最高 36Mbps，支持 16~19 位絕對角度輸出，單次讀取時間＜1μs，適配高速 FOC 控制；

I2C：標(biāo)準(zhǔn) / 高速模式（400kHz/1MHz），16~19 位絕對角度輸出，布線簡單，適配低速場景。

8.2 ABZ 增量脈沖輸出

可編程分辨率（最高 65536 線 / 圈），兼容傳統(tǒng)增量式編碼器接口，輸出 A/B 正交脈沖與 Z 零位脈沖，適配僅支持增量信號的控制系統(tǒng)。

8.3 UVW 霍爾信號輸出

直接輸出 BLDC 電機換相所需的 UVW 霍爾信號（120°/60° 電角度），無需外部霍爾傳感器，簡化驅(qū)動電路，降低 BOM 成本。

8.4 PWM 模擬輸出

將絕對角度轉(zhuǎn)換為占空比信號（0~100% 對應(yīng) 0°~360°），適配低成本、無數(shù)字接口的控制系統(tǒng)。

9 核心性能指標(biāo)與工程驗證

9.1 典型型號核心參數(shù)（MT6835/MT6826S）

9.2 工程應(yīng)用驗證（手持吸塵器 BLDC 電機）

電機參數(shù)：極對數(shù) p=4，額定功率 300W，額定轉(zhuǎn)速 25krpm，最高轉(zhuǎn)速 30krpm；

控制效果：FOC 控制下轉(zhuǎn)矩脈動＜3%，低速（500rpm）無抖動，穩(wěn)態(tài)轉(zhuǎn)速誤差＜±0.5%；

環(huán)境適應(yīng)性：-20℃~85℃寬溫域穩(wěn)定工作，抗振動（10g）、耐油污，適配手持吸塵器惡劣使用環(huán)境；

系統(tǒng)優(yōu)勢：單芯片設(shè)計使驅(qū)動板面積減少 40%，BOM 成本降低 60%，解碼延遲從 10μs 降至 1μs，顯著提升 FOC 控制實時性與精度。

10 結(jié)論

納芯微單芯片磁編碼器通過AMR/TMR 磁阻傳感、正交電橋信號生成、單芯片 AFE/ADC 數(shù)字化、DSP 多級校準(zhǔn)、硬件 CORDIC 角度解算、多協(xié)議輸出的全鏈路集成，實現(xiàn)了從旋轉(zhuǎn)磁場到絕對角度的高精度、低延遲、小體積、低功耗轉(zhuǎn)換。硬件 CORDIC 引擎以極簡硬件資源替代傳統(tǒng)浮點 atan2 運算，成為單芯片集成與高精度解碼的核心支撐；多級誤差補償機制有效抑制制造、安裝、溫漂等誤差，確保全工況高精度輸出。

該單芯片方案完美適配手持吸塵器、工業(yè)伺服、機器人關(guān)節(jié)等對位置傳感精度、實時性、可靠性要求嚴苛的場景，大幅簡化驅(qū)動電路設(shè)計、降低成本、提升系統(tǒng)性能，為 BLDC 電機 FOC 控制及高性能運動控制系統(tǒng)提供了最優(yōu)位置傳感解決方案。

未來，隨著磁阻傳感技術(shù)與 CORDIC 算法的進一步優(yōu)化，納芯微磁編碼器將向更高分辨率、更低功耗、更強環(huán)境適應(yīng)性、集成更多功能（如過流檢測、溫度保護）方向發(fā)展，為運動控制領(lǐng)域提供更優(yōu)質(zhì)的單芯片傳感解決方案。

審核編輯 黃宇