文章來源：十二芯座

原文作者：Lychee

DRAM 技術(shù)正從 10nm 級向更先進(jìn)節(jié)點邁進(jìn)。為滿足 AI 等高算力需求，電容器、晶體管與位單元架構(gòu)迎來創(chuàng)新，同時外圍電路面臨熱穩(wěn)定性、多樣化性能與成本控制的多重挑戰(zhàn)。

幾十年來，計算架構(gòu)一直依賴動態(tài)隨機(jī)存取存儲器（DRAM）作為其主內(nèi)存，提供處理單元檢索數(shù)據(jù)和程序代碼所需的臨時存儲空間。高速運行、高集成密度、高性價比以及卓越的可靠性，促成 DRAM 技術(shù)在眾多電子設(shè)備中的廣泛應(yīng)用。

DRAM 位單元（即存儲一位信息的元件）結(jié)構(gòu)非?；A(chǔ)。

它由一個電容器（1C）和一個緊鄰集成的晶體管（1T）組成。電容器的作用是存儲電荷，而晶體管則用于訪問電容器，無論是讀取存儲的電荷量還是寫入新的電荷。1T-1C 位單元排列在包含字線和位線的陣列中，字線連接到晶體管的柵極，控制對電容器的訪問。通過位線感應(yīng)電容器上存儲的電荷，即可讀取存儲狀態(tài)。

多年來，存儲界推出了后續(xù)幾代 DRAM 技術(shù)，這得益于位單元密度的持續(xù)微縮。目前的 DRAM 芯片屬于“10納米級”，其中存儲單元陣列中有源區(qū)的半節(jié)距范圍從 19 納米縮小到 10 納米。人工智能（AI）對更高性能和更大容量 DRAM 的需求，正在推動超越 10 納米級技術(shù)的研發(fā)。這需要電容器、訪問晶體管以及位單元架構(gòu)的創(chuàng)新。此類創(chuàng)新的例子包括：高深寬比柱狀電容器、從馬鞍形（基于 FinFET）訪問晶體管向垂直柵極架構(gòu)的轉(zhuǎn)變，以及從 6F2 向 4F2 單元設(shè)計的轉(zhuǎn)變（F 代表特定技術(shù)節(jié)點的最小特征尺寸）。

外圍電路

為了實現(xiàn) DRAM 芯片的完整功能，除了訪問晶體管外，還需要其他幾種晶體管。這些額外的晶體管在地址解碼器、靈敏放大器或輸出緩沖器等功能中發(fā)揮作用。它們被稱為DRAM 外圍晶體管，傳統(tǒng)上制造在 DRAM 存儲陣列區(qū)域旁邊。

DRAM 外圍晶體管可分為三大類:

第一類是常規(guī)邏輯晶體管：即反復(fù)開啟和關(guān)閉的數(shù)字開關(guān)。

第二類是靈敏放大器——這是一種模擬類型的晶體管，用于感應(yīng)兩個位單元之間的電荷差異。微小的正電荷變化被放大為高電壓（代表邏輯 1），微小的負(fù)電荷變化被放大為零電壓（代表邏輯 0）。這些邏輯值隨后存儲在稱為行緩沖器的鎖存器結(jié)構(gòu)中。靈敏放大器通常位于存儲陣列附近，占據(jù)了 DRAM 芯片的很大一部分面積。

第三類是行解碼器：這些晶體管傳遞相對較高的偏置電壓到存儲元件，以支持寫入操作。

為了跟上存儲陣列逐代改進(jìn)的步伐，DRAM 外圍電路也在面積縮減和性能提升方面相應(yīng)演進(jìn)。從長遠(yuǎn)來看，可以設(shè)想更具顛覆性的解決方案，打破傳統(tǒng)的“2D”DRAM 芯片架構(gòu)。一種選擇是在單獨的晶圓上制造 DRAM 外圍電路，然后將其與包含存儲陣列的晶圓進(jìn)行鍵合，這種方法借鑒了 3D NAND 技術(shù)。

這三類外圍晶體管都有各自的要求:

常規(guī)邏輯晶體管必須具有良好的短溝道控制、高導(dǎo)通電流（Ion）和低截止電流（Ioff）。具有這些特性的它們，最接近典型片上系統(tǒng)（SoC）中的邏輯晶體管。它們還需要支持多種閾值電壓（Vth）以滿足不同的設(shè)計要求。

模擬靈敏放大器需要良好的放大能力，受益于低閾值電壓（Vth）。此外，由于信號會被放大，兩個相鄰靈敏放大器之間的失配必須盡可能低。因此，理想的靈敏放大器是一種具有良好模擬功能的、重復(fù)性極高的晶體管。

行解碼器是一種數(shù)字晶體管，與先進(jìn)邏輯節(jié)點相比，它需要異常厚的柵極氧化物，以承受更高的偏置電壓。這使得晶體管本質(zhì)上更可靠，但代價是運行速度較慢。

除了這些特定要求外，所有外圍晶體管還面臨一些共同的限制。

一個關(guān)鍵問題是熱穩(wěn)定性。

在目前的 DRAM 工藝流程中，DRAM 存儲陣列位于外圍電路旁邊，外圍晶體管是在 DRAM 存儲元件之前制造的。因此，外圍電路要經(jīng)受存儲電容器、訪問晶體管和存儲器后端制程制造過程中施加的多次熱處理。因此，外圍晶體管必須能夠承受高達(dá) 550-600°C 的“DRAM 存儲退火”溫度數(shù)小時。

其次，必須保持 DRAM 芯片的高性價比，這推動集成方案選擇比邏輯制程通常使用的更簡單的工藝解決方案。為了控制成本，存儲行業(yè)傾向于為各種外圍晶體管使用單一技術(shù)平臺——盡管它們有各自的需求。此外，對于低漏電和低功耗還有更激進(jìn)的要求，這有利于多種 DRAM 應(yīng)用場景——尤其是移動應(yīng)用。

所有這些規(guī)格的組合使得直接復(fù)制標(biāo)準(zhǔn)邏輯工藝流程變得不可能。它需要優(yōu)化特定的模塊，包括晶體管的柵極堆疊、源/漏結(jié)和源/漏金屬接觸。

先進(jìn)的DRAM外圍電路

直到 2018 年，DRAM 外圍晶體管主要采用平面邏輯 MOSFET 技術(shù)制造，使用多晶硅/二氧化硅或多晶硅/氮氧化硅柵極（Poly/SiO2 or Poly/SiCN）。為了保持 DRAM/bit 成本的趨勢線，這些技術(shù)不如高性能邏輯使用的晶體管先進(jìn)。然而，為了跟上后續(xù)幾代 DRAM 存儲器帶來的性能提升，外圍電路技術(shù)的改進(jìn)變得必要。最明顯的候選者是轉(zhuǎn)向具有高介電常數(shù)/金屬柵極堆疊的平面晶體管架構(gòu)。

早期引入解決方案之一是基于先柵極集成方法，其中金屬柵極在高溫源/漏結(jié)激活退火之前沉積。nMOS 和 pMOS 的柵極堆疊可以通過使用不同的功函數(shù)金屬和高介電常數(shù)/金屬柵極堆疊的層厚度（例如 n 型用 TiN/Mg/TiN；p 型用 TiN）來分別優(yōu)化。

關(guān)鍵參數(shù)之一是獲得足夠低的 nMOS 有效功函數(shù)和足夠高的 pMOS 有效功函數(shù)，以確保良好的導(dǎo)通電流/截止電流比。

研究人員通過摻雜柵極堆疊（p型和n型使用不同的摻雜劑）實現(xiàn)了這一點，這使得閾值電壓發(fā)生偏移。摻雜材料的選擇及其集成也提供了一個調(diào)節(jié)旋鈕，用于提高柵極堆疊的熱穩(wěn)定性并實現(xiàn) DRAM 芯片所需的不同閾值電壓。DRAM 對低柵極漏電的特定要求，除其他方法外，通過采用比邏輯導(dǎo)向方案更厚的柵極堆疊來解決。

之后還展示了熱性能改進(jìn)的后柵極集成方法版本，也稱為替換金屬柵極（RMG）流程。在后柵極流程中，沉積多晶硅覆蓋的虛擬柵極，并保留在原位直到施加結(jié)激活退火。之后，虛擬多晶硅被目標(biāo)金屬柵極取代。

Future

汽車、人工智能（AI）和機(jī)器學(xué)習(xí)等應(yīng)用對DRAM存儲器提出了日益嚴(yán)苛的要求，推動了對速度更快、更可靠且更節(jié)能的外圍晶體管的需求。一種選擇是重走“邏輯”芯片的發(fā)展之路，從平面高介電常數(shù)/金屬柵極晶體管轉(zhuǎn)向FinFET。

邏輯芯片路線圖早在2011年就完成了這一轉(zhuǎn)變，因為研發(fā)清楚地表明了具有鰭狀導(dǎo)電溝道的晶體管的卓越性能：更好的導(dǎo)通電流/截止電流比、更優(yōu)的短溝道控制、在更小的占用面積下實現(xiàn)更高的驅(qū)動電流（由于溝道的有效寬度更高），以及更低的功耗——同時還能控制成本。除此之外，使用較高的鰭片提供了一種降低閾值電壓失配的方法，這對DRAM靈敏放大器特別有利。

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