CMOS 集成電路要求在同一硅片襯底上同時(shí)制備 NMOS和PMOS 兩種晶體管。顯然，這兩種不同溝道載流子類型的晶體管，是不能直接制作在同一初始摻雜襯底上的。兩者需要形成于相反導(dǎo)電類型摻雜區(qū)域，即 NMOS 晶體管制作于p型區(qū)域，而PMOS 晶體管需要在n 型區(qū)域制作，這種不同導(dǎo)電區(qū)域分別被稱為P阱和n阱。因此，在晶體管制造工藝之前必須首先形成阱區(qū)。阱工藝及阱區(qū)雜質(zhì)分布，對CMOS集成電路性能優(yōu)化及閂鎖效應(yīng)等有害效應(yīng)抑制都有重要影響。在CMOS 技術(shù)發(fā)展過程中，先后有3種阱工藝得到應(yīng)用，即p 阱工藝、n 阱工藝和雙阱工藝。圖5.1顯示這3種CMOS 器件的阱結(jié)構(gòu)（英語中阱稱為“well”或“tub”）。前兩種單阱工藝在早期尺寸較大的 CMOS 器件制造中廣泛應(yīng)用。自從CMOS 集成電路制造進(jìn)入亞微米加工領(lǐng)域，雙阱 CMOS 工藝開始獲得普遍應(yīng)用。阱區(qū)的制造技術(shù)也逐漸演變，早期阱區(qū)通過相應(yīng)雜質(zhì)熱擴(kuò)散工藝形成。隨著器件尺寸縮小和離子注入技術(shù)進(jìn)步，阱區(qū)摻雜轉(zhuǎn)而應(yīng)用離子注入和熱退火工藝，使阱區(qū)具有對器件性能更為有利的雜質(zhì)分布。

單阱結(jié)構(gòu) CMOS

在p阱CMOS 工藝中，以n 型摻雜硅片襯底，通過擴(kuò)散p型雜質(zhì)（硼）形成p阱，分別在阱區(qū)內(nèi)外形成 NMOS 和PMOS晶體管。對于n阱工藝，則在P型摻雜硅片襯底上，通過擴(kuò)散或注入n 型雜質(zhì)（磷等）形成n 阱，在阱區(qū)內(nèi)外分別形成 PMOS 和NMOS 晶體管。早期的CMOS集成電路制造技術(shù)是在PMOS 或NMOS集成電路制造工藝基礎(chǔ)上開發(fā)的。在原有成熟 PMOS 或 NMOS 制造技術(shù)基礎(chǔ)上，增加相應(yīng)導(dǎo)電類型的阱摻雜工藝，就可以制造CMOS集成電路。P阱和n 阱各有獨(dú)特優(yōu)點(diǎn)，各自適于某些類型 CMOS集成電路。但是，最早的CMOS集成電路多應(yīng)用p阱工藝制造。這是因?yàn)樵趎 阱工藝中應(yīng)用摻雜濃度較低的p型襯底，由于氧化層正電荷的感應(yīng)，容易使P型襯底表面反型，因而在襯底上較難制造增強(qiáng)型 NMOS 晶體管；而在p 阱工藝中，增強(qiáng)型 NMOS 晶體管較易于制作在摻雜濃度較高的阱內(nèi)。

單阱工藝所固有的缺點(diǎn)使其不適于亞微米CMOS集成電路制造技術(shù)。單阱工藝要求阱區(qū)內(nèi)的摻雜濃度較阱區(qū)外高5~10倍，使 NMOS 和PMOS 的襯底摻雜濃度難以同時(shí)達(dá)到優(yōu)化。這對CMOS 器件集成度和速度等性能都有不良影響。例如，如果阱內(nèi)摻雜濃度過高，則其中晶體管的源漏 pn 結(jié)電容就會較大，也會使載流子遷移率減小，影響器件跨導(dǎo)與傳輸速度等性能。如果選擇過低的襯底濃度以及相應(yīng)低阱區(qū)摻雜，則由于反向偏置 pn 結(jié)耗盡層增寬，容易造成相鄰pn 結(jié)之間的電穿通。如圖 5.2所示，當(dāng) PMOS晶體管的p+漏區(qū)與n阱之間 p+ n結(jié)的耗盡區(qū)，和n阱/襯底 np結(jié)耗盡區(qū)相接觸時(shí)，就會發(fā)生縱向穿通，使漏電流顯著增加；而當(dāng) NMOS 晶體管的n+漏區(qū)與襯底之間 n+ p結(jié)的耗盡區(qū)，和襯底/n阱pn結(jié)耗盡區(qū)相接觸時(shí)，就會發(fā)生橫向穿通，也會使漏電流顯著增加。因此，為避免橫向或縱向 pn 結(jié)反向偏置時(shí)耗盡區(qū)擴(kuò)展穿通，要求阱區(qū)邊界與阱內(nèi)外的晶體管漏源區(qū)留有足夠間距，并且阱區(qū)摻雜必須達(dá)到適當(dāng)深度。由圖5.2所示的n阱CMOS 可見，n阱的深度應(yīng)該大于 PMOS 晶體管源漏結(jié)深、反偏漏 pn結(jié)耗盡層寬度以及阱/襯底 np 結(jié)耗盡層阱區(qū)內(nèi)側(cè)寬度3個(gè)部分之和。以5V 電源工作n 阱CMOS為例，如果p型襯底濃度1X1015cm-3，n 阱摻雜濃度為1X1016cm-3，源漏pn結(jié)深力0.4μm，則合理的n 阱深度約為1.5μm。形成阱區(qū)時(shí)必然會伴隨雜質(zhì)橫向擴(kuò)散，使阱區(qū)面積增加。綜合上述因素可以看出，單阱工藝 CMOS集成電路的器件集密度較低，導(dǎo)致亞微米器件領(lǐng)域必須以雙阱工藝代替。

雙阱結(jié)構(gòu) CMOS

在雙阱CMOS工藝中，根據(jù)兩種晶體管性能優(yōu)化要求，可以選用很低摻雜濃度的硅片，分別形成雜質(zhì)導(dǎo)電類型相反，但濃度相同或相近的p阱和n阱。圖5.1（c）所顯示的雙阱CMOS 器件中，P阱和n阱形成于弱P型外延層內(nèi)，而外延層的襯底為高濃度p型摻雜硅片。弱p型有時(shí)用希臘字母“π”表示，也可用“p--”表示；而弱n 型則用希臘字母“v”或“n--”表示。同樣，雙阱 CMOS 也可以選擇n-/n+類型的外延襯底硅片制造。應(yīng)用p-/p+或n-/n+外延硅片，不僅有利于同時(shí)優(yōu)化 NMOS、PMOS 晶體管的阱區(qū)摻雜，以及控制兩種器件的閾值電壓和其他參數(shù)，而且還有益于抑制CMOS 器件寄生雙極型晶體管產(chǎn)生的問鎖效應(yīng)，提高 CMOS 集成電路可靠性（詳見本章5.5節(jié)）。外延層的濃度需要依據(jù)器件要求（如阱的深度）和工藝可行性（如外延工藝過程中的襯底高濃度雜質(zhì)自摻雜效應(yīng)）選定。例如，一種典型p-/p＋外延片的摻雜濃度為，襯底～2>1019硼原子/cm3（相應(yīng)電阻率～0.0052Ω??cm），外延層～7X1014硼原子/cm3（相應(yīng)電阻率～20Ω?cm）。由于外延硅片價(jià)格比普通硅片高，一般產(chǎn)品生產(chǎn)大都選用低摻雜P型硅片作襯底，硼雜質(zhì)濃度常在3X1014～3X1015cm-3范圍，相應(yīng)電阻率約在50~5Ω?cm范圍。P阱和 n 阱區(qū)域的典型摻雜濃度在1016～1017cm-3量級。

阱區(qū)形成工藝及優(yōu)化阱區(qū)雜質(zhì)分布

CMOS 集成芯片的阱區(qū)摻雜，早期以長時(shí)間高溫?cái)U(kuò)散工藝形成。在離子注入技術(shù)發(fā)展以后，則應(yīng)用離子注入和擴(kuò)散工藝相結(jié)合來形成。硼離子注入到低摻雜硅襯底，接著通過高溫?cái)U(kuò)散形成p阱，n阱則通過磷等n 型雜質(zhì)離子注入及隨后的熱擴(kuò)散形成。阱區(qū)的濃度、深度及分布由離子注入能量、劑量和擴(kuò)散溫度、時(shí)間決定。在深亞微米器件技術(shù)以前，集成電路工藝線上的離子注入機(jī)能量多在200keV以下，雜質(zhì)離子注入到表面層，仍然需要經(jīng)過長時(shí)間高溫?cái)U(kuò)散，以形成微米量級的阱。例如，為形成一個(gè)4μm的n阱，需要先注入能量為190 keV、劑量為8×1012cm-2的磷離子，再經(jīng)過1150°C、21h擴(kuò)散。在這種由中等能量離子注入與高溫?cái)U(kuò)散相結(jié)合，或單用擴(kuò)散形成的常規(guī)阱區(qū)內(nèi)，雜質(zhì)的分布通常為上層濃度較高、下層濃度較低，如圖5.3所示。高溫?cái)U(kuò)散阱工藝不僅增加了阱區(qū)面積，其雜質(zhì)分布也不利于晶體管性能。

在深亞微米CMOS集成芯片制造中，阱區(qū)內(nèi)雜質(zhì)分布對器件集成度和性能有更大影響。對于MOS晶體管性能有利的阱區(qū)雜質(zhì)分布應(yīng)該是上低下高。雜質(zhì)濃度呈如此分布的阱結(jié)構(gòu)被稱為倒向分布阱（retrograde well），如圖5.4 所示。較低的表面層雜質(zhì)濃度有利于晶體管閾值電壓調(diào)整，而阱區(qū)下部具有較高的雜質(zhì)濃度，有益于抑制源漏穿通效應(yīng)與閂鎖效應(yīng)。應(yīng)用高能離子注入及多次注入技術(shù)，可以使阱內(nèi)雜質(zhì)具有較理想分布，形成雜質(zhì)倒向分布阱。例如，為形成一個(gè)深度2μm的雜質(zhì)倒向n 阱，先通過兩次磷離子注入，其能量及劑量分別為 250 keV、2×1012cm-2和 1.2 MeV、3X1013cm-2，然后只需經(jīng)過 950°C、30 min的熱退火就可完成。了形成p型雜質(zhì)倒向分布阱，可以用高能硼離子注入，但由于其質(zhì)量較小，所需能量顯著低于磷離子的能量。例如，以 400keV 的硼離子注入，就可形成約1μm的p阱。而且如果選擇雙電荷離子（B++）進(jìn)行p 阱注入，則加速電壓為 200kV 就可達(dá)到400keV能量。雜質(zhì)倒向分布阱不僅有利于改善MOS晶體管性能，而且由于熱工藝時(shí)間顯著縮短、雜質(zhì)橫向擴(kuò)散顯著減弱，使晶體管面積縮小，芯片集成度提高。