作者：Ed Sperling
文章來源：Semiconductor Engineering

核心要點速覽

1

向2nm及以下節(jié)點推進，核心價值仍是提升芯片能效比，但技術(shù)難度與研發(fā)制造成本已呈指數(shù)級增長，落地門檻空前提高。

2

先進制程的技術(shù)取舍空間被極致壓縮。解決一個工藝難題往往衍生出新問題，行業(yè)不得不依靠更大尺寸中介層、多芯粒架構(gòu)、更復雜的封裝方案實現(xiàn)技術(shù)折中。

3

從設(shè)計到量產(chǎn)的全流程，都需要極致精密的工藝把控。一大批長期儲備的前沿技術(shù)——如高NA EUV、曲線光刻、多光束電子束——正式從"備選方案"轉(zhuǎn)為"剛需技術(shù)"。

4

2nm及以下制程徹底顛覆了傳統(tǒng)的技術(shù)與商業(yè)權(quán)衡邏輯。從芯片架構(gòu)立項，到工藝迭代、量產(chǎn)良率管控，每一個環(huán)節(jié)的影響都被極致放大。

一、當"更小"不再意味著"更簡單"

持續(xù)迭代邏輯芯片制程，依舊能夠有效提升單位功耗下的芯片性能，但這條升級之路早已不再輕松。

在2nm及以下的超微尺寸下，芯片研發(fā)的核心目標是實現(xiàn)能效的數(shù)量級提升，但其實現(xiàn)邏輯早已跳出"單純堆砌晶體管"的傳統(tǒng)思路。此時的芯片尺寸無限逼近原子尺度，信號通路上幾顆原子的偏移、一個納米級的空洞或毛刺，都會直接影響芯片整體性能。

芯片內(nèi)部的金屬導線被做得細若游絲，任何微小工藝異常，都會引發(fā)非計劃性的熱梯度與電遷移現(xiàn)象，大幅降低芯片運行穩(wěn)定性、縮短設(shè)備使用壽命。同時，光刻膠等核心原材料的純度要求達到極致，污染物管控精度直接邁入千萬億分之一（PPQ）級別。

與此同時，芯片的整體復雜度呈爆炸式增長，極易引發(fā)連鎖式未知問題。當下的多裸片封裝系統(tǒng)，可集成數(shù)千億甚至數(shù)萬億晶體管、多類型存儲芯片，搭配多層級布線與供電體系。想要統(tǒng)籌好芯片的全局與局部運行，必須打破傳統(tǒng)技術(shù)壁壘，依托多領(lǐng)域?qū)I(yè)能力，對幾乎所有設(shè)計環(huán)節(jié)進行反復迭代優(yōu)化。

泛林集團副總裁David Fried對此表示："芯片底層M0至M3金屬層的圖形化工藝與材料應用，復雜度極高。而從我的研究領(lǐng)域來看，晶體管的設(shè)計難度更勝一籌。"

2nm 通用邏輯芯片采用GAA 納米片晶體管，英特爾 18A 工藝則使用 RibbonFET 帶狀全環(huán)繞柵晶體管，二者三維結(jié)構(gòu)的復雜程度遠超前代產(chǎn)品。從 FinFET 工藝迭代至 GAA 架構(gòu)，技術(shù)復雜度的提升幅度，遠超以往任何一次制程升級。

芯片前端制造工藝涉及的材料品類繁多，而 M0-M3 底層金屬層的用材相對精簡，僅需把控圖形精度、線寬尺寸，以及電阻、電容、結(jié)構(gòu)完整性等核心指標。但在晶體管性能調(diào)控層面，需要兼顧數(shù)十項精細參數(shù)，設(shè)計與管控難度截然不同。

二、經(jīng)濟學的殘酷現(xiàn)實：標準化打底，定制化賦能高端需求

從產(chǎn)業(yè)經(jīng)濟角度來看，當前所有頂尖先進制程芯片，均是針對特定客戶、特定應用場景的定制化產(chǎn)品。谷歌、特斯拉、微軟、Meta 等資金雄厚的科技巨頭，不惜重金投入先進制程研發(fā)，只為打造適配自身數(shù)據(jù)處理、運行場景的專屬芯片，同時希望這套定制方案能夠支撐多代產(chǎn)品迭代。
而對于晶圓代工廠而言，天價的設(shè)備與產(chǎn)線投入，需要依靠多客戶分攤成本，無法單一服務某一家企業(yè)。為此，行業(yè)形成了一套成熟的折中方案：芯片底層金屬層采用通用標準化工藝，攤薄研發(fā)生產(chǎn)成本；上層金屬層根據(jù)客戶需求做個性化定制，匹配高端性能需求。

英特爾高 NA EUV 光刻機，整機約 165 t，單機成本超 4 億美元｜圖源：英特爾晶圓代工（IFS）

Synopsys工程副總裁Kostas Adam解釋道："晶圓廠將M0至M3，乃至中層金屬層M4、M5做成標準化工藝，具備極高的產(chǎn)業(yè)價值，部分標準化層級甚至可延伸至M12層。"

但標準化并不等于通用化：每一層金屬布線的版圖結(jié)構(gòu)完全不同，都需要獨立仿真計算、單獨制作掩模版。晶圓廠會推出多種工藝變體，不存在一款通用 2nm 工藝適配全行業(yè)。高端客戶可通過增加金屬布線層數(shù)，換取更強的芯片性能，這也進一步加劇了晶圓制造的復雜度管控壓力。
多維度的定制優(yōu)化，意味著需要同步協(xié)同優(yōu)化多項物理效應，仿真計算量大幅激增，系統(tǒng)統(tǒng)籌難度呈指數(shù)級上升，最終直接推高研發(fā)成本。目前，一款 2nm 芯片從立項設(shè)計到成功流片，前期投入輕松突破 1 億美元。
即便投入巨大，但對于 AI 數(shù)據(jù)中心而言，先進制程芯片的低功耗優(yōu)勢，能夠大幅降低散熱成本與長期能耗開支，長期收益遠高于前期研發(fā)投入。

三、封裝技術(shù)迭代：從凸點堆疊到混合鍵合，重構(gòu)芯?；ヂ?lián)

先進制程的性能突破，早已不局限于單顆芯片，封裝互聯(lián)技術(shù)成為核心突破口。

英特爾邏輯技術(shù)開發(fā)副總裁Ben Sell介紹了當下的堆疊方案："我們的部分產(chǎn)品采用三顆底層裸片堆疊，頂層疊加英特爾18A制程芯片?，F(xiàn)階段依托Foveros凸點封裝技術(shù)，以25-35微米的凸點間距實現(xiàn)裸片對接堆疊，提升芯片互聯(lián)信號密度。"

而未來的核心升級方向，是 9 μm 間距的混合鍵合。通過大幅縮小互聯(lián)間距，極致加密芯片間的互聯(lián)線路，徹底革新芯粒通信能力，成為先進制程性能升級的關(guān)鍵抓手。
目前，幾乎所有高端芯片均采用異構(gòu)集成架構(gòu)：核心邏輯模塊采用 2nm/18A 先進制程，存儲、輔助功能模塊沿用成熟制程工藝。異制程混搭模式早已普及，但隨著集成規(guī)模、芯粒數(shù)量大幅增加，全新的技術(shù)難題接踵而至。
頭部科技企業(yè)對算力的需求持續(xù)暴漲，傳統(tǒng)單掩模版尺寸的單片 SoC，已經(jīng)無法滿足超大算力需求。行業(yè)通用解決方案，是將芯片功能拆分、制作多顆芯粒，再通過硅中介層完成集成互聯(lián)，實現(xiàn)遠超單片芯片的算力密度。但芯粒集成數(shù)量越多，系統(tǒng)整合復雜度指數(shù)上升，方案極易從可落地變?yōu)楣こ滩豢尚小?/p>

proteanTecs首席技術(shù)官Evelyn Landman指出："單純依靠單片芯片制程微縮的升級模式已然觸頂，多裸片異構(gòu)架構(gòu)將成為長期主流。行業(yè)的核心挑戰(zhàn)，已經(jīng)從'打造超大尺寸芯片'，轉(zhuǎn)變?yōu)楸Ｕ蠑?shù)十顆不同工藝的芯粒，長期穩(wěn)定協(xié)同運行。"

芯粒方案并非完美解法，只是實現(xiàn)了風險轉(zhuǎn)移：互聯(lián)損耗、封裝工藝帶來的參數(shù)變異、調(diào)試復雜度提升、良率下降、運維成本增加等新問題，都需要企業(yè)主動管控、逐一攻克。
除此之外，不同制程芯粒的接口速率不統(tǒng)一，老舊工藝的I/O傳輸速度偏低，導致跨芯粒數(shù)據(jù)傳輸卡頓、延遲問題凸顯，需要對算力、內(nèi)存之間的數(shù)據(jù)流進行精細化調(diào)度和優(yōu)先級管控。

針對超大尺寸算力模組的搭建，塞爾提出了更經(jīng)濟的方案："想要打造100×100毫米的超大系統(tǒng)，無需制作巨型中介層。采用微型橋接芯片，就近連接相鄰裸片，在多芯粒集成場景下，成本和落地性遠優(yōu)于傳統(tǒng)大尺寸中介層方案。"

四、極致工藝取舍：10微米晶圓與"薯片效應"

制程的持續(xù)微縮，牽動晶圓廠全工藝流程、全配套設(shè)備的迭代升級，每一處工藝調(diào)整，都會引發(fā)連鎖反應。

Synopsys’ Adam介紹了先進封裝的核心痛點："為適配多制程芯片互聯(lián)，行業(yè)普遍采用晶圓減薄、硅通孔、背面供電技術(shù)，可將晶圓打磨至僅10微米厚度。"

這種超薄晶圓易受內(nèi)應力翹曲，業(yè)內(nèi)俗稱薯片效應，在多層裸片堆疊時，會出現(xiàn)嚴重的對準偏移問題。這一缺陷在 12~16 層堆疊的高帶寬內(nèi)存產(chǎn)品中尤為突出，成為制約良品率的關(guān)鍵瓶頸。

先進制程的每一項設(shè)計決策，都會對上下游產(chǎn)業(yè)鏈產(chǎn)生深遠影響。

日本Rapidus封裝技術(shù)現(xiàn)場首席技術(shù)官Rozalia Beica坦言："2nm技術(shù)研發(fā)，必須與封裝技術(shù)、產(chǎn)業(yè)生態(tài)同步搭建，配齊EDA工具與核心IP庫，整套體系的落地難度極大。硅技術(shù)制造計劃2027年啟動，封裝則在2028年完成落地，現(xiàn)階段仍有充足時間攻堅各類工藝難題、完善技術(shù)體系。"

圖 2：Rapidus 獲 IBM 2nm GAA 納米片工藝授權(quán)，依托 Multi-Vt 多閾值技術(shù)，通過高低閾值晶體管組合，在保障算力的同時降低復雜運算功耗｜圖源：IBM 研究院

五、性能升級邏輯重構(gòu)：從堆晶體管到能效優(yōu)先

先進制程的核心價值，早已從 “提升算力” 轉(zhuǎn)變?yōu)樘嵘龁挝幻娣e能效。在 FinFET 工藝時代，行業(yè)依靠堆砌晶體管實現(xiàn)性能躍升，但近五代制程迭代中，單代工藝的性能提升上限不足 20%，部分迭代僅實現(xiàn)個位數(shù)增長。如今的新工藝迭代，大多優(yōu)先優(yōu)化功耗表現(xiàn)，而非盲目提升算力。
這一轉(zhuǎn)變，推動 2.5D 異構(gòu)封裝架構(gòu)在 AI 領(lǐng)域全面普及：通過大尺寸硅中介層，將通用處理器與 AI 專用加速器集成一體，兼顧算力與能效。
其中，CPU、GPU、DSP、FPGA 屬于通用型芯片，NPU、TPU 為 AI 專用算力芯片，同時市場也誕生了 Arm AGI CPU、神經(jīng)形態(tài)處理器等新型混合算力產(chǎn)品。想要實現(xiàn)算力的跨越式突破，必須依托多類型芯片混搭集成，無論是單片集成、封裝內(nèi)互聯(lián)，還是板卡、機柜組網(wǎng)，都需要配套完善的散熱系統(tǒng)與實時監(jiān)測機制，保障芯片與內(nèi)存之間的數(shù)據(jù)傳輸穩(wěn)定通暢。
值得關(guān)注的是，3nm 及以下制程中，傳統(tǒng) FinFET 工藝的柵極漏電問題徹底失控，熱密度大幅飆升，散熱壓力空前嚴峻。目前行業(yè)的最優(yōu)解是 GAA 全環(huán)繞柵極工藝，同時各大芯片廠商正在研發(fā)下一代互補型場效應管（CFET），規(guī)劃用于埃米（＜1 nm）制程迭代。

六、全局統(tǒng)籌：無容錯的先進制程，倒逼技術(shù)革新

2nm及以下制程的所有技術(shù)難題，并非獨立存在，而是環(huán)環(huán)相扣、牽一發(fā)而動全身。單一問題的優(yōu)化，往往會誘發(fā)其他環(huán)節(jié)的新故障，無法用碎片化思維攻堅。

proteanTecs’ Landman強調(diào)："工藝偏差、溫變環(huán)境、負載壓力、隱性缺陷、器件老化，所有變量都在擠占有限的設(shè)計余量。"

傳統(tǒng)統(tǒng)一化、保守化的冗余設(shè)計方案——即設(shè)定一個單一的最壞情況保護帶——徹底失效。這不僅會犧牲芯片的性能與功耗，還無法適配復雜的實際運行場景。當前唯一可行的長效方案，是芯片全生命周期實時監(jiān)測時序余量，動態(tài)調(diào)控冗余邊界，以精準管控替代靜態(tài)保守設(shè)計。

行業(yè)可通過高速互聯(lián)、數(shù)據(jù)架構(gòu)優(yōu)化、算法量化、軟硬件協(xié)同設(shè)計，實現(xiàn)芯片性能突破，但不同產(chǎn)品的優(yōu)化路徑、適配方案差異極大。

Lam’s Fried.表示："子系統(tǒng)集成沒有標準答案。適配高速存儲的芯片，優(yōu)先保障帶寬與性能；集成光互聯(lián)的芯片，重點權(quán)衡尺寸與散熱約束。3D封裝與異構(gòu)集成，為行業(yè)打開了全新的優(yōu)化維度，每一款芯片都能定制專屬最優(yōu)方案，但器件參數(shù)的波動性將貫穿整個設(shè)計、制造、運行全流程。"

簡單來說，新工藝、新架構(gòu)的工程容錯空間越來越小，但芯片微縮升級之路并未走到終點。

七、物理極限下的工藝突破：那些"等待上場"的技術(shù)

多年來，芯片行業(yè)一直在開發(fā)各種"也許某天會用到"的技術(shù)，它們往往被擱置到絕對必要之時。如今，這些技術(shù)終于迎來了商用窗口期。

高NA EUV光刻機——如英特爾那臺165噸、造價超3.5億美元的龐然大物——已實現(xiàn)亞2nm高精度光刻。多光束電子束技術(shù)則確保光掩模上的圖案與最終硅片上印刷的圖案精確一致。

D2S 首席執(zhí)行官 Aki Fujimura 在近期演講中指出：先進制程線寬持續(xù)縮小，傳統(tǒng)多邊形 OPC 掩模的光刻精度不斷走低，行業(yè)逐步用曲線掩模光刻（Curvilinear Patterning）+ 逆光刻 ILT替代傳統(tǒng)矩形版圖，大幅提升光刻精度，有效提升埃米級制程的量產(chǎn)良率。

普迪飛（PDF Solutions） John Holt 強調(diào)了全流程管控的極端重要性："先進底層工藝容錯率極低，微小的能量波動，就會引發(fā)原子擴散偏移。從晶圓厚度、反光率、光刻環(huán)境、刻蝕形貌，到離子注入，每一道工序都會產(chǎn)生細微參數(shù)波動。唯有全流程統(tǒng)籌管控、全維度把控變量，才能保障良率與性能。"

八、行業(yè)未來：尺寸微縮不止，多維優(yōu)化持續(xù)迭代

如今的芯片制程數(shù)字，早已不代表硅片上的實際物理線寬，但這并不意味著芯片迭代升級已經(jīng)停滯。

圖 3：光刻掩模的曲線圖形化工藝（Curvilinear Patterning）｜圖源：美光（Micron）/D2S

Lam Research’s Fried總結(jié)道："依托EUV、高NA EUV以及泛林Aether干法光刻膠技術(shù)，芯片物理尺寸仍有持續(xù)下探的空間。未來的制程迭代，不再單一追求尺寸縮小，而是圍繞功耗、性能、面積、成本（PPAC, Power-Performance-Area-Cost）四大核心維度綜合優(yōu)化。目前四大指標仍有充足的升級空間，足以支撐行業(yè)持續(xù)迭代多代新工藝。"

如果真正的全 3D-IC 設(shè)計能夠成功量產(chǎn)，芯片算力與能效有望再提升一個數(shù)量級。邏輯芯片與內(nèi)存垂直堆疊，能極大縮短信號傳輸距離、降低線路阻抗，配合混合鍵合技術(shù)，實現(xiàn)信號傳輸速度的跨越式提升。目前全球全 3D-IC 技術(shù)均處于研發(fā)階段，暫無量產(chǎn)產(chǎn)品，其落地難點涵蓋芯片布局優(yōu)化、超薄基板加工、翹曲管控、信號完整性、晶格匹配、電遷移、器件老化加速、散熱管控等多重疊加難題。
整體來看，當前半導體行業(yè)資本投入充足、技術(shù)迭代動力強勁，完全有能力逐步攻克現(xiàn)有技術(shù)瓶頸，持續(xù)推進先進制程向前突破。