從草圖到產(chǎn)品，“半導(dǎo)體器件在制造前后往往面臨諸多危害，這將導(dǎo)致它們過(guò)早失效”。“芯片的工作環(huán)境惡劣，半導(dǎo)體行業(yè)已經(jīng)學(xué)會(huì)了如何應(yīng)對(duì)這些挑戰(zhàn)。但隨著制造尺寸越來(lái)越小或采用了新的封裝技術(shù)，新的問(wèn)題隨之出現(xiàn)?！痹O(shè)計(jì)、制造、靜電處理、關(guān)聯(lián)問(wèn)題、操作……諸多細(xì)節(jié)都是導(dǎo)致芯片故障的元兇，本文就將具體介紹導(dǎo)致芯片之死的五大原因。

以下為譯文：

半導(dǎo)體器件包含數(shù)億個(gè)晶體管，它們?cè)跇O端溫度和惡劣環(huán)境下工作，因此，許多器件未能如預(yù)期那樣工作或壽命有限，這并不奇怪。有些器件永遠(yuǎn)無(wú)法走出實(shí)驗(yàn)室，還有許多器件則死于車(chē)間。人們希望發(fā)布到產(chǎn)品中的大多數(shù)器件在過(guò)時(shí)之前都能存活下來(lái)，但很多事情都可能發(fā)生，讓它們無(wú)法走到那一步。即使是運(yùn)行正常的器件也會(huì)受損，導(dǎo)致它們不能產(chǎn)生正確的結(jié)果。

器件失敗及其原因可以列出一大長(zhǎng)串。但它們通常分為幾個(gè)類(lèi)別，具體如下。

死于設(shè)計(jì)

Mentor/Wilson 的功能驗(yàn)證研究結(jié)果指出，2018 年 ASIC 芯片的一次投片成功率只有 26%，這個(gè)值低于之前的研究結(jié)果。成功率低的部分原因是新的工藝節(jié)點(diǎn)引起了一些尚未完全理解的問(wèn)題。在此之前，已經(jīng)存在了一段時(shí)間的問(wèn)題被整合到工具和流程中，使這些已知的問(wèn)題不那么具有威脅性。然而，在 2018 年，混合信號(hào)接口、串?dāng)_（Crosstalk）、時(shí)序和 IR-Drop，所有這些已知的問(wèn)題導(dǎo)致了芯片改版的比例大大上升。

導(dǎo)致芯片改版的 ASIC 缺陷類(lèi)型 | 來(lái)源：2018 年功能驗(yàn)證研究報(bào)告，由 Wilson Research Group 和西門(mén)子 Mentor 事業(yè)部發(fā)布

“一些客戶(hù)的芯片之所以失敗，是因?yàn)樗鼈兊脑O(shè)計(jì)過(guò)程較為特殊?！盨ynopsys 的產(chǎn)品經(jīng)理 Kenneth Chang 說(shuō)道?！耙晃豢蛻?hù)進(jìn)行了 block 級(jí)功耗分析，然后進(jìn)行了集成。他們認(rèn)為在那個(gè)階段他們可以修復(fù)問(wèn)題，但是事與愿違，芯片也就失敗了——原因在于舊方法不再適用于新的先進(jìn)技術(shù)。”

并非說(shuō)一個(gè)芯片只有在不能工作時(shí)才是失敗。Cadence 公司 Digital 和 Signoff 部門(mén)產(chǎn)品管理總監(jiān) Jerry Zhao 認(rèn)為，“如果一個(gè)芯片沒(méi)有達(dá)到性能目標(biāo)，那也是失敗”，“如果芯片的運(yùn)行速度比預(yù)期低 10％，那么它在市場(chǎng)上可能就沒(méi)有競(jìng)爭(zhēng)力了。”

電源正成為一個(gè)挑戰(zhàn)，尤其是當(dāng)電源是在芯片上的時(shí)候。ARM 公司的物理設(shè)計(jì)團(tuán)隊(duì)高級(jí)解決方案營(yíng)銷(xiāo)經(jīng)理 Lisa Minwell 表示，“電力傳輸網(wǎng)絡(luò)（PDN）是一個(gè)分布式 RLC 網(wǎng)絡(luò)，可以分為三部分：片上、封裝和板上”，“片上需要更快的時(shí)鐘頻率、更低的工作電壓和更高的晶體管密度。雖然先進(jìn)的 finFET 技術(shù)實(shí)現(xiàn)了性能的持續(xù)提升，但功率密度的增加使 IR Drop 閉合成為一個(gè)挑戰(zhàn)。精確建模和最小化電壓裕度對(duì)于平衡能量效率和魯棒性至關(guān)重要?！?/p>

但裕度可能是悲觀的，從而限制了競(jìng)爭(zhēng)力。盡管發(fā)現(xiàn)了問(wèn)題，一些公司還是冒著風(fēng)險(xiǎn)繼續(xù)前進(jìn)。 “一家大型存儲(chǔ)器公司在明知有大量的 IR Drop 問(wèn)題的情況下照樣出帶（tape out）”，Kenneth Chang 說(shuō)道 ，“只要看起來(lái)不太糟糕，他們就會(huì)選擇 tape out，因?yàn)槿粘瘫韺?duì)他們來(lái)說(shuō)更加重要。客戶(hù)正在學(xué)習(xí)，在這種情況下，他們的芯片并沒(méi)有失敗。如果他們不失敗，他們就會(huì)繼續(xù)做他們正在做的。當(dāng)它們到達(dá)更具進(jìn)取性的節(jié)點(diǎn)時(shí)，它們就需要變得更加受指標(biāo)驅(qū)動(dòng)，并執(zhí)行 EMIR 分析?！?/p>

越來(lái)越多的問(wèn)題也開(kāi)始并發(fā)出現(xiàn)，例如功率、IR Drop、發(fā)熱、時(shí)序、電遷移都是相互聯(lián)系的，但對(duì)大部分問(wèn)題的分析都是分開(kāi)進(jìn)行的。Jerry Zhao 指出，“電源噪音是個(gè)問(wèn)題”，“電壓供應(yīng)正在下降，同時(shí)用戶(hù)希望獲得更高的性能。電池沒(méi)有提供太多動(dòng)力，也許有 850 毫伏，但你仍然想要 3GHz 的性能。電源噪聲會(huì)產(chǎn)生重大影響，尤其是當(dāng)晶片中存在變化時(shí)，這種噪聲會(huì)隨時(shí)間和位置而變化。因此，不同位置的同一個(gè)電池可能會(huì)因電壓下降而失效，從而導(dǎo)致時(shí)序延遲。你必須在電壓下降的背景下分析電池，并進(jìn)行靜態(tài)電壓感知時(shí)序分析。有些路徑對(duì)電壓變化非常敏感?！?/p>

隨著問(wèn)題得到更好的理解，工具可以執(zhí)行更好的分析，并且可以使用設(shè)計(jì)方法來(lái)規(guī)避問(wèn)題。 “復(fù)雜性導(dǎo)致更大的功率密度，這反過(guò)來(lái)又在芯片內(nèi)產(chǎn)生局部加熱（熱點(diǎn)）。” Moortec 公司的營(yíng)銷(xiāo)副總裁 Ramsay Allen 解釋道，“柵極密度的增加也會(huì)導(dǎo)致供電電壓更大的下降。在整個(gè)設(shè)計(jì)中，高精度的溫度傳感器和電壓監(jiān)控器使系統(tǒng)能夠管理和適應(yīng)這些條件，通過(guò)為熱管理和電源異常檢測(cè)提供解決方案，提高設(shè)備可靠性并優(yōu)化性能。這在數(shù)據(jù)中心和人工智能設(shè)計(jì)中尤其重要，因?yàn)樾阅芤蟮奶岣呤乖O(shè)計(jì)在溫度和電壓方面承受了巨大的壓力?！?/p>

死于制造

半導(dǎo)體器件的制造涉及到僅有幾納米的結(jié)構(gòu)。作為參照，人類(lèi)的 DNA 鏈直徑為 2.5 納米，而人類(lèi)的頭發(fā)直徑為 80000 至 100000 納米。一粒灰塵可以摧毀晶圓上的幾個(gè)單元裸片。如果裸片的尺寸變大，隨機(jī)失效的幾率就會(huì)增加。對(duì)于成熟的工藝節(jié)點(diǎn)，可以獲得 80% 到 90% 的出片率。然而，對(duì)于較新的節(jié)點(diǎn)，出片率可能顯著低于 50%，盡管實(shí)際的數(shù)字是嚴(yán)格保密的。

晶圓缺陷圖案 | 資料來(lái)源：Marvell Semiconductor，ITC 2015。

即使是不受災(zāi)難性影響的裸片也可能不被劃在可工作的范圍內(nèi)。制造步驟不完善時(shí)，即使只有一個(gè)原子的工藝變化也會(huì)產(chǎn)生顯著的差異。雖然這可能不會(huì)對(duì)設(shè)計(jì)的某些部分產(chǎn)生影響，但如果工藝變化恰好與關(guān)鍵的時(shí)序路徑相吻合，則可能會(huì)使器件不符合規(guī)范。

ANSYS 公司的 ESD/Thermal/Reliability 產(chǎn)品經(jīng)理 Karthik Srinivasan 表明，“隨著設(shè)計(jì)演變?yōu)榫哂邢冗M(jìn)封裝的深亞微米技術(shù)，現(xiàn)有的模擬工具和設(shè)計(jì)方法不能很好地捕捉到變異性及其對(duì)可靠性的影響”，“這會(huì)導(dǎo)致設(shè)計(jì)流程中出現(xiàn)漏洞，從而引發(fā)一些故障?！?/p>

設(shè)計(jì)流程越來(lái)越多地允許在開(kāi)發(fā)早期就考慮到變化，以最大程度地減少其影響，而冗余等設(shè)計(jì)技術(shù)可以減少需要丟棄的“幾乎可以工作”的芯片的數(shù)量。“幾乎可以工作”的芯片在大型內(nèi)存陣列中非常常見(jiàn)，按照它們?cè)跍y(cè)試中表現(xiàn)出的性能進(jìn)行相應(yīng)的分類(lèi)（binning）是常用于處理器的另一種做法。也就是，在高頻率下運(yùn)行的優(yōu)良器件可以以更高的價(jià)格出售，而那些只有在低頻率時(shí)才能成功工作的器件則以折扣價(jià)出售。

測(cè)試的作用是找出哪些裸片功能完好。那些處于臨界狀態(tài)的裸片通常會(huì)被丟棄，但是一些有功能缺陷的裸片也會(huì)被漏檢，并最終進(jìn)入正式產(chǎn)品中。

死于靜電處理

有很多種方法可以殺死芯片。如果將 0.5V 的電壓施加到芯片的外部，就會(huì)在 1 納米的電介質(zhì)上產(chǎn)生 0.5MV/m 的電場(chǎng)。這足以使高壓電線起弧?，F(xiàn)在想象一下當(dāng)你接觸芯片的引腳時(shí)會(huì)發(fā)生什么。

“通常情況下，這是一個(gè)很高的電壓，根據(jù)引腳的接觸方式，會(huì)有不同的模型，例如人體模型或電荷分布模型（CDM）?！盝erry Zhao 解釋說(shuō)，“這些模型定義了電流如何被引入引腳，這是一種隨時(shí)間變化的動(dòng)態(tài)波形?！?/p>

通常，芯片都會(huì)有靜電放電（ESD）保護(hù)?！皩?duì)于封裝內(nèi)的單個(gè)裸片，它們的目標(biāo)是像 2KJ 這樣的標(biāo)準(zhǔn)，”Karthik Srinivasan 指出，“像 HBM 這樣的多芯片解決方案的標(biāo)準(zhǔn)稍低一些。采用 2.5D 或 3D IC 的一個(gè)原因是為了性能，而 ESD 是性能的障礙。你試圖最小化 ESD，甚至在這些 Wide I/O 接口或任何類(lèi)型的多芯片接口通道上消除它，這意味著你不能真正地按照針對(duì)單個(gè)裸片的相同標(biāo)準(zhǔn)來(lái)測(cè)試每個(gè)裸片。它們必須通過(guò)更專(zhuān)業(yè)的測(cè)試方法，因?yàn)樗鼈兊?ESD 保護(hù)非常小，甚至可能沒(méi)有 ESD 保護(hù)?！?/p>

即使在操作過(guò)程中，靜電放電事件也會(huì)引起問(wèn)題。ARM 公司的 Minwell表示：“在便攜式電子產(chǎn)品中，ESD 可以導(dǎo)致許多類(lèi)型的軟錯(cuò)誤?！痹?ESD 事件期間，由于某些集成電路（振蕩器集成電路、CPU 和其他集成電路）的靈敏度，或由于其與配電系統(tǒng)（PDN）的場(chǎng)耦合，都可能導(dǎo)致在配電系統(tǒng)上產(chǎn)生噪聲。

死于關(guān)聯(lián)問(wèn)題

“軟錯(cuò)誤可以以多種方式發(fā)生，如果是系統(tǒng)性的設(shè)計(jì)錯(cuò)誤，它可以使芯片看起來(lái)好像不工作。三維集成電路（3D IC）正在增加對(duì)電磁感知設(shè)計(jì)方法的需求，”Helic 公司的營(yíng)銷(xiāo)副總裁 Magdy Abadir 指出，“這是因?yàn)楫a(chǎn)生的功率密度更高，疊加層的數(shù)量也在增加，從而引發(fā)了增加天線的風(fēng)險(xiǎn)，這會(huì)放大整個(gè)設(shè)計(jì)過(guò)程中產(chǎn)生的磁場(chǎng)。”

供電不足也會(huì)帶來(lái)問(wèn)題。Jerry Zhao 指出，“芯片的功能取決于晶體管的躍遷”，“這取決于供電電壓。如果它能在 1V 電壓下工作，它可能會(huì)再下降 10％ 或 20％ 也仍然可以正常工作。但時(shí)序會(huì)有所不同，因此可能需要降低最大時(shí)鐘頻率?！?/p>

隨著電壓的降低，電路更容易受到噪聲的影響?！半姶鸥蓴_（EMI）是芯片對(duì)環(huán)境產(chǎn)生的噪音，”Ansys 公司的半導(dǎo)體事業(yè)部首席技術(shù)專(zhuān)家 Norman Chang 表示，“噪聲源來(lái)自有源電路，它將在電源地線和信號(hào)線上產(chǎn)生電流。電源線/接地線將通過(guò)封裝到 PCB，如果它看到封裝或 PCB 有天線結(jié)構(gòu)，就會(huì)引起空中輻射，然后通過(guò)天線結(jié)構(gòu)輻射到環(huán)境中并產(chǎn)生干擾。”

但出去的東西也會(huì)進(jìn)來(lái)?！半姶琶舾行裕‥MS）是人們不得不擔(dān)心的一個(gè)新問(wèn)題，” Norman Chang 指出，“電力注入測(cè)試是從 150kHz 開(kāi)始注入 1W 電量，一直到 1GHz。在每個(gè)頻率，你將向系統(tǒng)注入 1W 的電量。如果你沒(méi)有足夠的保護(hù)，就會(huì)破壞沿路徑進(jìn)入芯片的電路。測(cè)試的目的不是為了破壞芯片，而是測(cè)試這種噪聲是否會(huì)影響電路?；蛘咭_處的電壓可能過(guò)高，如果電壓過(guò)高，則會(huì)產(chǎn)生過(guò)電應(yīng)變?！?/p>

死于操作

此時(shí)，芯片已經(jīng)到達(dá)“現(xiàn)場(chǎng)”并被認(rèn)為是可以工作的?！翱煽啃允莻€(gè)大問(wèn)題，”Microchip 公司模擬電源和接口部門(mén)的首席產(chǎn)品營(yíng)銷(xiāo)工程師Fionn Sheerin 指出，“在很多情況下，糟糕的熱設(shè)計(jì)并不會(huì)導(dǎo)致瞬間災(zāi)難性的故障，甚至不會(huì)產(chǎn)生平庸的產(chǎn)品。但是它會(huì)使器件的使用壽命縮短。觀察布局中的熱點(diǎn)或最佳布局實(shí)踐以及良好的層次規(guī)劃可能會(huì)產(chǎn)生不同的效果。這也是驗(yàn)證和可靠性測(cè)試真正重要的地方，同時(shí)也是汽車(chē)應(yīng)用的功能安全問(wèn)題?！?/p>

西門(mén)子 Mentor 事業(yè)部的產(chǎn)品營(yíng)銷(xiāo)總監(jiān) Joe Davis 也贊同這一觀點(diǎn)，“發(fā)熱導(dǎo)致的問(wèn)題不僅僅是你的手機(jī)在口袋里變熱。它會(huì)導(dǎo)致晶體管和它們之間的連接退化。這會(huì)影響性能和可靠性。”

熱量由兩個(gè)來(lái)源產(chǎn)生，“首先是路由層，” Jerry Zhao 分析表示，“這是與導(dǎo)線中的電流有關(guān)的熱量。模擬電路的電流比數(shù)字電路大。因此，模擬電路的設(shè)計(jì)人員不得不擔(dān)心的一個(gè)問(wèn)題就是，如果溫度過(guò)高，會(huì)使電線熔化；第二個(gè)來(lái)源是晶體管。當(dāng)我們遷移到 finFET 時(shí)，其中一個(gè)新的現(xiàn)象是自熱。熱量沿著弱電阻路徑運(yùn)動(dòng)，然后從晶體管的散熱片中垂直逸出，這會(huì)增加電線中的熱量?！?/p>

當(dāng)高電流和高熱量聚集在一起時(shí)，電遷移效應(yīng)會(huì)慢慢損壞導(dǎo)線。同樣地，負(fù)偏壓溫度不穩(wěn)定性（NBTI）等物理效應(yīng)也會(huì)有同樣的效果。當(dāng)電流很大時(shí)會(huì)對(duì)器件產(chǎn)生應(yīng)力，如果持續(xù)足夠長(zhǎng)的時(shí)間，則會(huì)導(dǎo)致永久性損傷。

結(jié)論

本文僅僅包含了芯片從設(shè)計(jì)到產(chǎn)品，再到產(chǎn)品的整個(gè)生命周期中所面臨的一些挑戰(zhàn)。

芯片的工作環(huán)境惡劣，半導(dǎo)體行業(yè)已經(jīng)學(xué)會(huì)了如何應(yīng)對(duì)這些挑戰(zhàn)。但隨著制造尺寸越來(lái)越小或采用了新的封裝技術(shù)，新的問(wèn)題隨之出現(xiàn)。有時(shí)，這些新的影響會(huì)導(dǎo)致器件失敗故障。但從歷史上看，該行業(yè)很快學(xué)會(huì)了規(guī)避新的問(wèn)題或?qū)?wèn)題最小化的方法。