數(shù)字設(shè)計(jì)FPGA應(yīng)用：case語(yǔ)句
本課程以目前流行的Xilinx 7系列FPGA的開發(fā)為主線，全面講解FPGA的原理及電路設(shè)計(jì)、Ver....
數(shù)字設(shè)計(jì)FPGA應(yīng)用：FPGA概述
中國(guó)大學(xué)MOOC
本課程以目前流行的Xilinx 7系列FPGA的開發(fā)為主線，全面講解FPGA的原....
數(shù)字設(shè)計(jì)FPGA應(yīng)用：Verilog HDL語(yǔ)言基本結(jié)構(gòu)
本課程以目前流行的Xilinx 7系列FPGA的開發(fā)為主線，全面講解FPGA的原理及電路設(shè)計(jì)、Ver....
數(shù)字設(shè)計(jì)FPGA應(yīng)用：7系列FPGA IOB
本課程以目前流行的Xilinx 7系列FPGA的開發(fā)為主線，全面講解FPGA的原理及電路設(shè)計(jì)、Ver....
數(shù)字設(shè)計(jì)FPGA應(yīng)用：FPGA串口（A、B）電路設(shè)計(jì)
中國(guó)大學(xué)MOOC
本課程以目前流行的Xilinx 7系列FPGA的開發(fā)為主線，全面講解FPGA的原....
FPGA之FPGA時(shí)序原理
FPGA的工作頻率由FPGA芯片以及設(shè)計(jì)決定，可以通過(guò)修改設(shè)計(jì)或者更換更快的芯片來(lái)達(dá)到某些苛刻的要求....
D觸發(fā)器：結(jié)構(gòu)及時(shí)序介紹
D觸發(fā)器是一個(gè)具有記憶功能的，具有兩個(gè)穩(wěn)定狀態(tài)的信息存儲(chǔ)器件，是構(gòu)成多種時(shí)序電路的最基本邏輯單元，也....
FPGA之異步練習(xí)2：設(shè)計(jì)思路
異步雙方不需要共同的時(shí)鐘，也就是接收方不知道發(fā)送方什么時(shí)候發(fā)送，所以在發(fā)送的信息中就要有提示接收方開....
FPGA之FIFO練習(xí)1：設(shè)計(jì)思路
FIFO隊(duì)列具有處理簡(jiǎn)單，開銷小的優(yōu)點(diǎn)。但FIFO不區(qū)分報(bào)文類型，采用盡力而為的轉(zhuǎn)發(fā)模式，使對(duì)時(shí)間敏....
用代碼實(shí)現(xiàn)數(shù)字時(shí)鐘功能及進(jìn)行modelsim仿真
ModelSim是業(yè)界最優(yōu)秀的HDL語(yǔ)言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持VH....
FPGA之FIFO練習(xí)
FIFO隊(duì)列具有處理簡(jiǎn)單，開銷小的優(yōu)點(diǎn)。但FIFO不區(qū)分報(bào)文類型，采用盡力而為的轉(zhuǎn)發(fā)模式，使對(duì)時(shí)間敏....
FPGA之FIFO練習(xí)3：設(shè)計(jì)思路
根據(jù)FIFO工作的時(shí)鐘域，可以將FIFO分為同步FIFO和異步FIFO。同步FIFO是指讀時(shí)鐘和寫時(shí)....
FPGA之異步練習(xí)2：接口時(shí)序參數(shù)
異步時(shí)序電路是指電路中除以使用帶時(shí)鐘的觸發(fā)器外,還可以使用不帶時(shí)鐘的觸發(fā)器和延遲元件作為存儲(chǔ)元件;電....
FPGA之流水線練習(xí)（2）：設(shè)計(jì)思路
流水線安裝時(shí)工作地的排列要符合工藝路線，當(dāng)工序具有兩個(gè)以上工作地時(shí)，要考慮同一工序工作地的排列方法。....
FPGA之FIFO的原理概述
FIFO隊(duì)列不對(duì)報(bào)文進(jìn)行分類，當(dāng)報(bào)文進(jìn)入接口的速度大于接口能發(fā)送的速度時(shí)，F(xiàn)IFO按報(bào)文到達(dá)接口的先....
CPU與FPGA通過(guò)異步接口信號(hào)實(shí)現(xiàn)通信
FPGA 的基本結(jié)構(gòu)包括可編程輸入輸出單元，可配置邏輯塊，數(shù)字時(shí)鐘管理模塊，嵌入式塊RAM，布線資源....
FPGA之流水線練習(xí)5：實(shí)現(xiàn)4輸入的乘法運(yùn)算
流水線工作方式可節(jié)約工廠生產(chǎn)成本，可一定程度上節(jié)約生產(chǎn)工人數(shù)量，實(shí)現(xiàn)一定程度的自動(dòng)化生產(chǎn)，前期投入不....
FPGA之流水線練習(xí)4：實(shí)現(xiàn)4輸入的乘法運(yùn)算
流水線是人和機(jī)器的有效組合，最充分體現(xiàn)設(shè)備的靈活性，它將輸送系統(tǒng)、隨行夾具和在線專機(jī)、檢測(cè)設(shè)備有機(jī)的....
實(shí)現(xiàn)包文對(duì)比模塊的設(shè)計(jì)練習(xí)
FIFO是隊(duì)列機(jī)制中最簡(jiǎn)單的，每個(gè)接口上都存在FIFO隊(duì)列，表面上看FIFO隊(duì)列并沒(méi)有提供什么QoS....
調(diào)用timequest工具對(duì)工程時(shí)序進(jìn)行分析
TimeQuest Timing Analyzer是一個(gè)功能強(qiáng)大的，ASIC-style的時(shí)序分析工....
FIFO的電路設(shè)計(jì)與仿真驗(yàn)證
在計(jì)算機(jī)中，先入先出隊(duì)列是一種傳統(tǒng)的按序執(zhí)行方法，先進(jìn)入的指令先完成并引退，跟著才執(zhí)行第二條指令（指....
FPGA之流水線練習(xí)（3）：設(shè)計(jì)思路
流水線的平面設(shè)計(jì)應(yīng)當(dāng)保證零件的運(yùn)輸路線最短，生產(chǎn)工人操作方便，輔助服務(wù)部門工作便利，最有效地利用生產(chǎn)....
如何實(shí)現(xiàn)一個(gè)四輸入乘法器的設(shè)計(jì)
乘法器（multiplier）是一種完成兩個(gè)互不相關(guān)的模擬信號(hào)相乘作用的電子器件。它可以將兩個(gè)二進(jìn)制....
改變流水線練習(xí)1的電路結(jié)構(gòu)
流水線在工業(yè)生產(chǎn)中扮演著重要的角色，優(yōu)化流水線直接關(guān)系著產(chǎn)品的質(zhì)量和生產(chǎn)的效率，因此成為企業(yè)不得不關(guān)....
FPGA之為什么要進(jìn)行流水線的設(shè)計(jì)
流水線又稱為裝配線,一種工業(yè)上的生產(chǎn)方式，指每一個(gè)生產(chǎn)單位只專注處理某一個(gè)片段的工作。以提高工作效率....
FPGA時(shí)序：用quartus分析時(shí)序
Altera Quartus II 作為一種可編程邏輯的設(shè)計(jì)環(huán)境, 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的....
