描述 數(shù)據(jù) (D) 輸入上滿足設置時間要求的信息被發(fā)送到時鐘 (CLK) 脈沖正向邊沿上的 Q 輸出。 時鐘觸發(fā)出現(xiàn)在一個特定電壓電平上，并且不與正向脈沖的轉換時間直接相關。 當 CLK 處于高電平或低電平時，D 輸入對輸出無影響。 功能表（每個觸發(fā)器）特性 寬運行電壓范圍 輸出可驅(qū)動多達 10 個低功耗肖特基晶體管邏輯電路 (LSTTL) 負載 低功耗 tpd典型值 = 12ns 低輸入電流 包含 8 個具有單軌輸出的觸發(fā)器 清零直接輸入 應用包括：緩沖器/存儲寄存器移位寄存器 圖形發(fā)生器