可編程邏輯
提供權(quán)威的PLD及可編程邏輯器件設(shè)計(jì)應(yīng)用、Altera公司、Xilinx公司資訊和解決方案，包括HDL語(yǔ)言與源代碼、FPGA開(kāi)發(fā)板、EDA工具、FPGA、FPGA軟件等領(lǐng)域。
超越--賽靈思7系列28nm FPGA產(chǎn)品發(fā)布會(huì)
超越--賽靈思7系列28nm FPGA產(chǎn)品發(fā)布會(huì)...
TI Fusion GUI 演示
本視頻演示了 Xilinx 開(kāi)發(fā)套件內(nèi)采用的 TI Fusion Digital Power? GUI...
如何獲得 Spartan-3A FPGA 器件的節(jié)能模式
本演示介紹了 Spartan?-3A 入門(mén)套件如何讓您立即獲得 Spartan-3A FPGA 器件的節(jié)能模式，高速 I/O 選項(xiàng)，DDR2 SDRAM 存儲(chǔ)器接口，商用閃存配置支持，以及利用 Device DNA 實(shí)現(xiàn)的 FPGA/IP 保護(hù)等特性。...
薦讀：如何學(xué)習(xí)FPGA？為什么你會(huì)覺(jué)得FPGA難學(xué)？
很多人問(wèn)我該如何去學(xué)FPGA，那么今天咱們就來(lái)聊一聊。 一、入門(mén)首先要掌握HDL（HDL=verilog+VHDL）。 第一句話(huà)是：還沒(méi)學(xué)數(shù)電的先學(xué)數(shù)電。然后你可以選擇verilog或者VHDL，有C語(yǔ)言基礎(chǔ)的，建議選...
FPGA常見(jiàn)的警告以及處理方法
FPGA常見(jiàn)的警告以及處理方法 1.Found clock-sensitive change during active clock edge at time on register 原因： vector source file 中時(shí)鐘敏感信號(hào)（如：數(shù)據(jù)，允許端，清零，同步加載等）在時(shí)鐘的邊緣同時(shí)變化。...
2018-05-21 標(biāo)簽：FPGA 13687
簡(jiǎn)談以太網(wǎng)、局域網(wǎng)、互聯(lián)網(wǎng)區(qū)別
大家好，又到了每日學(xué)習(xí)的時(shí)候了。今天我們來(lái)聊一聊以太網(wǎng)、局域網(wǎng)、互聯(lián)網(wǎng)區(qū)別。 以太網(wǎng)是一種局域網(wǎng)，而局域網(wǎng)卻不一定是以太網(wǎng)，只是由于目前大多數(shù)的局域網(wǎng)是以太網(wǎng)，所以一般說(shuō)...
FPGA中不可綜合語(yǔ)句 相關(guān)知識(shí)
大家好,又到了每日學(xué)習(xí)的時(shí)間了，今天我們來(lái)聊一聊FPGA中不可綜合語(yǔ)句 相關(guān)知識(shí)。 （1）所有綜合工具都支持的結(jié)構(gòu)：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，defau...
2018-05-21 標(biāo)簽：FPGA 6291
基于FPGA芯片實(shí)現(xiàn)了多路信號(hào)轉(zhuǎn)換成時(shí)分多址設(shè)計(jì)
時(shí)分多址技術(shù)把時(shí)間分割成周期性的幀，每一幀再分割成若干個(gè)時(shí)隙，通過(guò)介質(zhì)或者網(wǎng)絡(luò)發(fā)送信號(hào)。在滿(mǎn)足定時(shí)和同步的條件下，接收方可以分別在各個(gè)時(shí)隙中接收到對(duì)應(yīng)的信號(hào)而不混擾。時(shí)分...
PLC可編程控制技術(shù)在食品工業(yè)的應(yīng)用
基于監(jiān)控計(jì)算機(jī)（PC），可編程控制器（PLC），人機(jī)界面（HMI），智能儀表，工控通信網(wǎng)絡(luò)DCS（分布式控制系統(tǒng)）和FCS（現(xiàn)場(chǎng)總線(xiàn)控制系統(tǒng)）的自動(dòng)化已成為現(xiàn)代工廠(chǎng)的技術(shù)支柱，并在國(guó)內(nèi)外的...
C/C++/OpenCL 應(yīng)用編譯的SDSoC開(kāi)發(fā)
SDSoC：面向SoC和MPSoC 的軟件定義開(kāi)發(fā)環(huán)境 TI參考設(shè)計(jì)可加速開(kāi)發(fā)Xilinx MPSoC、SoC和FPGA應(yīng)用電源解決方案 Zynq-7000能干什么 阿里云 全新一代 FPGA 云服務(wù)器 F3正式上線(xiàn)啦 推開(kāi)zynq-7000的大門(mén) Vivado技巧：...
技術(shù)帖：如何在 Linux 中使用 find
find 是日常工具箱中功能更強(qiáng)大、更靈活的命令行工具之一，因此值得花費(fèi)更多的時(shí)間。...
英特爾FPGA為人工智能(AI)提供推理性能
新特性：在近日舉行的 Microsoft Build 大會(huì)上，Microsoft推出了 基于 Project Brainwave 的 Azure 機(jī)器學(xué)習(xí)硬件加速模型，并與 Microsoft Azure Machine Learning SDK 相集成以供預(yù)覽?？蛻?hù)可以使用 Azure 大規(guī)模部署...
2018-05-20 標(biāo)簽：FPGA人工智能機(jī)器學(xué)習(xí) 3482
基于創(chuàng)龍TL437x-IDK開(kāi)發(fā)板的上電動(dòng)運(yùn)行程序設(shè)計(jì)
上電自動(dòng)運(yùn)行程序 本次經(jīng)驗(yàn)基于創(chuàng)龍TL437x-IDK開(kāi)發(fā)板，對(duì)上電動(dòng)運(yùn)行程序進(jìn)行步驟分析，希望能幫助大家~ 創(chuàng)龍TL437x-IDK開(kāi)發(fā)板基于TI AM4379 ARM Cortex-A9 CPU，主頻高達(dá)1GHz，低功耗DDR3L，這里就不細(xì)說(shuō)...
2018-05-20 標(biāo)簽：ARM開(kāi)發(fā)板 1701
簡(jiǎn)談FPGA研發(fā)設(shè)計(jì)相關(guān)規(guī)范（企業(yè)中很實(shí)用）
大家好！又到了每日學(xué)習(xí)的時(shí)間了，今天我們聊一聊FPGA做開(kāi)發(fā)的時(shí)候，有哪些設(shè)計(jì)規(guī)范，從文檔到工程建立等，聊一聊也許你會(huì)學(xué)到很多東西，少走很多彎路哦！ 在團(tuán)隊(duì)項(xiàng)目開(kāi)發(fā)中，為了使開(kāi)...
2018-05-21 標(biāo)簽：FPGA 6495
CPLD和FPGA兩者的區(qū)別
CPLD和FPGA都是我們經(jīng)常會(huì)用到的器件。有的說(shuō)有配置芯片的是FPGA，沒(méi)有的是CPLD;有的說(shuō)邏輯資源多的是FPGA，少的是CPLD;有的直接就不做區(qū)分，把他們都叫做FPGA。那么兩者到底有什么區(qū)別呢？下面...
什么是CPLD？基于CPLD的QWERTY 鍵盤(pán)設(shè)計(jì)
AMD公司最先生產(chǎn)帶有宏單元的可編程邏輯器件PAL22V10。目前PAL22V10已成為劃分PLD的界限?？删幊踢壿嬈骷拈T(mén)數(shù)大于PAL22V10所包含則門(mén)數(shù)，就被認(rèn)為是復(fù)雜可編程邏輯器件，即CPLD。...
基于Protel 99SE的PLD的設(shè)計(jì) PROTEUS電路仿真應(yīng)用
PLD（可編程邏輯器件）是一種數(shù)字集成電路的半成品，在其芯片上按一定排列方式集成了大量的門(mén)和觸發(fā)器等基本邏輯元件，使用者可利用某種開(kāi)發(fā)工具對(duì)其進(jìn)行加工，即按設(shè)計(jì)要求將這些片內(nèi)...
2018-05-21 標(biāo)簽：PLDPLDPROTEL99SEProteus 7412
三分鐘了解 ARM、DSP及FPGA的區(qū)別
ARM（Advanced RISC Machines）是微處理器行業(yè)的一家知名企業(yè)，設(shè)計(jì)了大量高性能、廉價(jià)、耗能低的RISC處理器、相關(guān)技術(shù)及軟件。ARM架構(gòu)是面向低預(yù)算市場(chǎng)設(shè)計(jì)的第一款RISC微處理器，基本是32位單片...
FPGA設(shè)計(jì)流程“又臭又長(zhǎng)”？從eda工具理解超級(jí)簡(jiǎn)單！
對(duì)于初學(xué)者而言，F(xiàn)PGA的設(shè)計(jì)流程是否顯的“又臭又長(zhǎng)”呢？？嗬嗬，如果真的有這樣的感覺(jué)，沒(méi)有關(guān)系，下面我就通過(guò)對(duì)軟體的使用來(lái)了解FPGA的設(shè)計(jì)流程。...
你應(yīng)該為你的FPGA做一個(gè)新選擇
在第一條路上，F(xiàn)PGA不斷優(yōu)化，主要用于加速數(shù)據(jù)中心工作負(fù)載。 數(shù)據(jù)中心是大型供應(yīng)商關(guān)注的下一個(gè)“圣杯”。...
paramter和localparam有什么區(qū)別？
這是一個(gè)Verilog中有爭(zhēng)議的問(wèn)題，即Parameter即作為常數(shù)，也作為參數(shù)使用是否合理合法的問(wèn)題。在IEEE 2005標(biāo)準(zhǔn)之前，Verilog就是這樣做的。但常數(shù)不僅需要安全的封裝，而且還涉及知識(shí)產(chǎn)權(quán)（IP）...
2018-05-18 標(biāo)簽：Verilog 10638
對(duì)比ARM、DSP，深入了解FPGA
自1985年首款FPGA誕生以來(lái)，F(xiàn)PGA已經(jīng)是一名在電子信息領(lǐng)域征戰(zhàn)了30年的老兵，這名戰(zhàn)功赫赫的老兵如今已經(jīng)正式開(kāi)赴了一個(gè)新的戰(zhàn)場(chǎng)。但是FPGA并不是萬(wàn)能的。相對(duì)于串行結(jié)構(gòu)處理器，其設(shè)計(jì)的靈...
C到VHDL的編譯器設(shè)計(jì)與實(shí)現(xiàn)詳解
本文主要介紹了C到VHDL的編譯器設(shè)計(jì)與實(shí)現(xiàn)，首先介紹了C與VHDL的語(yǔ)言特征，其次闡述了設(shè)計(jì)方案，最后介紹了轉(zhuǎn)換過(guò)程及測(cè)試分析，具體的跟隨小編一起來(lái)了解一下。...
Altera? MAX? 10 FPGA介紹（特性、優(yōu)勢(shì)、電路圖）
Altera公司的MAX 10器件是單片非易失低成本可編邏輯器件(PLD),具有內(nèi)部存儲(chǔ)可配置的雙閃存,用戶(hù)閃存,集成了ADC,支持單片Nios II軟件處理器,主要用在系統(tǒng)管理,I/O擴(kuò)展,通信控制面板,汽車(chē)電子,工業(yè)控...
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