可編程邏輯
提供權(quán)威的PLD及可編程邏輯器件設(shè)計應(yīng)用、Altera公司、Xilinx公司資訊和解決方案，包括HDL語言與源代碼、FPGA開發(fā)板、EDA工具、FPGA、FPGA軟件等領(lǐng)域。
FPGA入門：LED的FPGA控制
LED顯示 :讓你的 FPGA 板發(fā)光! 項目簡介 該項目包括6個部分: 第一部分: LED閃爍 第二部分: LED是怎樣工作的(發(fā)光二極管的工作原理) 第三部分: 改變發(fā)光二極管的亮度 第四部分: 7段數(shù)碼管顯...
學(xué)好HDL/PLD/FPGA的參考書籍推薦
1.《FPGA設(shè)計及應(yīng)用(第二版)》 評價：★★★ 作者： 褚振勇 齊亮 田紅心 高楷娟 西安電子科技大學(xué)出版社 出版日期： 2006年12月第 2 版書號：ISBN 7-5606-1132-X/TP0574 本書介紹了FPGA的相關(guān)基...
用VHDL/VerilogHD語言開發(fā)PLD/FPGA的完整流程
用 VHDL /VerilogHD語言開發(fā)PLD/ FPGA 的完整流程為： 1.文本編輯：用任何文本編輯器都可以進(jìn)行，也可以用專用的HDL編輯環(huán)境。通常VHDL文件保存為.vhd文件，Verilog文件保存為.v文件 2.功能仿真...
基于FPGA的LED電視動態(tài)背光系統(tǒng)設(shè)計
本文設(shè)計一款基于FPGA(現(xiàn)場可編程門陣列)的液晶電視動態(tài)背光系統(tǒng)，采用LED側(cè)背光方式，符合當(dāng)前液晶電視LED背光應(yīng)用主流。...
FPGA大型設(shè)計應(yīng)用的多時鐘設(shè)計策略
利用FPGA實(shí)現(xiàn)大型設(shè)計時，可能需要FPGA具有以多個時鐘運(yùn)行的多重數(shù)據(jù)通路，這種多時鐘FPGA設(shè)計必須特別小心，需要注意最大時鐘速率、抖動、最大時鐘數(shù)、異步時鐘設(shè)計和時鐘/數(shù)...
用于VHDL的DRAM控制器設(shè)計
80C186XL16位嵌入式微處理器是Intel公司在嵌入式微處理器市場的上導(dǎo)產(chǎn)品之一，已廣泛應(yīng)用于電腦終端、程控交換和工控等領(lǐng)域。在該嵌入式微處理器片內(nèi)，集成有DRAM RCU單元，即DRAM刷新...
EPM7128在TMS320LF2407A系統(tǒng)中電平轉(zhuǎn)換的應(yīng)用
TMS320LF2407A采用了高性能靜態(tài)CMOS技術(shù)，使得供電電壓降為3.3V，減小了控制器的功耗。但是系統(tǒng)中依然存在很多5V供電的芯片，因此這個系統(tǒng)中就不可避免地存在不同供電電壓的模塊。為了...
2012-05-21 標(biāo)簽：電平轉(zhuǎn)換DSP芯片CPLD芯片CPLD芯片DSP芯片混合電壓電平轉(zhuǎn)換 2989
基于FPGA的IPV6數(shù)字包的分離與封裝的實(shí)現(xiàn)
本文介紹了一種運(yùn)用FPGA將IPV數(shù)據(jù)包的包頭和數(shù)據(jù)部分分離并重新封裝的方法。利用該方法，可以使IPV6數(shù)據(jù)包的拆裝處理速度達(dá)到2Gbit/s以上。...
2012-05-21 標(biāo)簽：fifoFPGA芯片fifoFPGA芯片IPV6數(shù)據(jù)包數(shù)據(jù)包分離數(shù)據(jù)包拆裝 2646
基于單片機(jī)與FPGA可調(diào)延時模塊的設(shè)計
系統(tǒng)結(jié)構(gòu)框圖如圖1。其硬件結(jié)構(gòu)比較簡單，主要由單片機(jī) P89C51RD 、RS-232/TTL接口電路 MAX232 和可編程邏輯器件 FPGA 三部分組成。單片機(jī)P89C51RD2是上位PC機(jī)和FPGA的連接紐帶，它通過并口發(fā)...
2012-05-21 標(biāo)簽：max232FPGA芯片FPGA芯片max232MAX232MAX232可調(diào)延時模塊 3492
德儀低功耗FPD-Link串行器帶來最高分辨率
5月18日消息，德州儀器 （TI） 近日宣布推出一款低功耗 FPD-Link 串行器，可為平板電腦、電子書、筆記本電腦以及便攜式顯示監(jiān)控器帶來業(yè)界最高屏幕分辨率并延長電池使用壽命。該雙...
PLD設(shè)計速成（8）-下載驗證
( 注意：本次實(shí)驗采用的JX002B實(shí)驗板已經(jīng)將下載電纜的電路都做在了實(shí)驗板上，所以只需要一根并口延長線即可，實(shí)際使用中一般都使用標(biāo)準(zhǔn)的下載電纜(ByteblasterMV、ByteblasterII)和并口相...
PLD設(shè)計速成（7）-安裝下載電纜的驅(qū)動程序
MAX plusII 軟件的驅(qū)動設(shè)置 在Win98下運(yùn)行MAX plusII可以自動檢測到ByteBlasterMV(ByteBlaster)下載電纜，但在WIN2000、WINXP下無法自動檢測到它的存在。如何在WIN2000和WINXP平臺下安裝使用ByteBlasterMV并...
PLD設(shè)計速成（4）-采用VerilogHDL輸入三人表決器
下面僅把和VHDL不同的詳細(xì)寫下，相同或基本相同的就一帶而過： (1)打開MAX plusII (2)新建 新建一個verilog-HDL文件(Text Editor File類型) (3)輸入設(shè)計文件 其中SW12，SW13，SW23為中間變量 module m...
PLD設(shè)計速成（3）-采用VHDL設(shè)計輸入三人表決器
打開MAX plusII,在開始菜單內(nèi)選擇MAX PLUS II 項，開始運(yùn)行MAX PLUS II(如下圖) 你最好把圖標(biāo)放到桌面上，以后直接雙擊MAX PLUS II圖標(biāo)就可以運(yùn)行軟件了 在MAX PLUSII上點(diǎn)右鍵，選擇發(fā)送到-桌面快...
PLD設(shè)計速成（5）-波形仿真
此過程主要是用軟件來仿真你的設(shè)計，看看結(jié)果是否符合你的設(shè)計要求 編譯好以后，打開波形編輯器，MAX PLUSII-Waveform Editor 載入端口,Node-Enter Nodes from SNF 將彈出下面窗口，你按下面步驟...
PLD設(shè)計速成（1）
今天我們將帶領(lǐng)大家完成你的第一個PLD設(shè)計，即使你從沒有接觸過PLD，也可以讓你可以在十分種之內(nèi)初步學(xué)會PLD設(shè)計! 不信? 呵呵 我們慢慢往下看。 實(shí)驗?zāi)康?我們分別采用VHDL、Verilog...
三人表決器：VHDL源代碼
--三人表決器(三種不同的描述方式) vhdl -- Three-input Majority Voter -- The entity declaration is followed by three alternative architectures which achieve the same functionality in different ways. ENTITY maj IS PORT(a,b,c : IN...
PLD設(shè)計速成（2）-采用原理圖設(shè)計三人表決器
我們根據(jù)三人表決器的直值表，可以通過 卡諾圖 化簡可以得到： L2=SW1SW2 SW1SW3 SW2SW3 L1=_L2 那么我們可以在MAX plusII中用原理圖實(shí)現(xiàn)上面的三人表決器 下面僅把和 VHDL 不同的詳細(xì)寫下，相...
FPGA驗證技術(shù)簡介
第一編 驗證的重要性 驗證，顧名思義就是通過仿真、時序分析、上板調(diào)試等手段檢驗設(shè)計正確性的過程，在 FPGA / IC 開發(fā)流程中，驗證主要包括功能驗證和時序驗證兩個部分。為了了解...
2012-05-18 標(biāo)簽：FPGAIC仿真器FPGAIC仿真器仿真調(diào)試器驗證技術(shù) 8986
基于FPGA的家居遙控
鑒于此，本文以單片機(jī)和大規(guī)模可編程門陣列FPGA為基礎(chǔ)，以記錄波形的思想設(shè)計了一款自學(xué)習(xí)式通用家居遙控器，又為原本無遙控功能的電燈、電扇、窗簾等設(shè)施追加了教練+學(xué)習(xí)+控制...
兩段式狀態(tài)機(jī)不可能完成的任務(wù)
最近折騰 狀態(tài)機(jī) ，發(fā)現(xiàn)一個小任務(wù)對于兩段式狀態(tài)機(jī)寫法是不可能完成的。這個小任務(wù)很簡單，先看用一段式狀態(tài)機(jī)實(shí)現(xiàn)的代碼： module test( clk,rst_n, din,dout ); input clk; input rst_n; input...
2012-05-16 標(biāo)簽：鎖存器狀態(tài)機(jī)狀態(tài)機(jī)組合環(huán)鎖存器 8486
BJ-EPM CPLD開發(fā)板：VHDL入門例程5
該程序?qū)崿F(xiàn)功能：16位無符號數(shù)的乘法運(yùn)算...
BJ-EPM CPLD開發(fā)板：VHDL入門例程4
該程序?qū)崿F(xiàn)功能：2位數(shù)碼管每隔640ms從0-F循環(huán)遞增顯示...
BJ-EPM CPLD開發(fā)板：VHDL入門例程3
該程序?qū)崿F(xiàn)功能：三個獨(dú)立按鍵控制四個LED流水燈工作/停止或者左移/右移 ...
BJ-EPM CPLD開發(fā)板：VHDL入門例程2
程序?qū)崿F(xiàn)功能：三個獨(dú)立按鍵控制LED燈亮滅...
2012-05-16 標(biāo)簽：cpldvhdlVHDL源代碼cpldvhdlVHDL源代碼分頻計數(shù)器 5415
BJ-EPM CPLD開發(fā)板：VHDL入門例程1
本程序?qū)崿F(xiàn)功能： 分頻計數(shù)器，50MHz時鐘做分頻后的50%占空比方波驅(qū)動蜂鳴器發(fā)聲 ...
2012-05-16 標(biāo)簽：cpldvhdlVHDL源代碼分頻計數(shù)器 3002
基于賽靈思Spartan-3A的視頻分析
視頻分析對性能處理的要求可充分發(fā)揮賽靈思FPGA的并行架構(gòu)、嵌入式和DSP處理能力所帶來的優(yōu)點(diǎn)。...
2012-05-16 標(biāo)簽：賽靈思視頻分析Spartan-3A視頻分析賽靈思 1626
改進(jìn)的多線程應(yīng)用程序調(diào)試（Altium Designer版本10)
Altium Designer 版本10的發(fā)布為POSIX多線程庫的支持帶來了一系列改進(jìn) 允許多線程應(yīng)用程序以一種直觀流暢的方式調(diào)試。 線程 命名 在一個多線程應(yīng)用程序中支持的線程的最大數(shù)量介于8和...
2012-05-15 標(biāo)簽： 1697
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