時(shí)序

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這里所說(shuō)的時(shí)序其實(shí)就是指時(shí)序圖，又名序列圖、循序圖、順序圖，是一種UML交互圖。它通過(guò)描述對(duì)象之間發(fā)送消息的時(shí)間順序顯示多個(gè)對(duì)象之間的動(dòng)態(tài)協(xié)作。

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時(shí)序技術(shù)

靜態(tài)時(shí)序分析：如何編寫有效地時(shí)序約束（二）

靜態(tài)時(shí)序或稱靜態(tài)時(shí)序驗(yàn)證，是電子工程中，對(duì)數(shù)字電路的時(shí)序進(jìn)行計(jì)算、預(yù)計(jì)的工作流程，該流程不需要通過(guò)輸入激勵(lì)的方式進(jìn)行仿真。

2019-11-22 標(biāo)簽：仿真數(shù)字電路時(shí)序 3k 0

altera時(shí)序分析基礎(chǔ)項(xiàng)目講解

時(shí)序分析的主要對(duì)象是：在REG2中，時(shí)鐘信號(hào)CLK經(jīng)過(guò)路徑③的有效沿，與從REG1寄存器輸出的數(shù)據(jù)經(jīng)過(guò)路徑①到達(dá)REG2的D端時(shí)的關(guān)系。

2019-11-22 標(biāo)簽：寄存器時(shí)鐘時(shí)序 2.5k 0

靜態(tài)時(shí)序分析：如何編寫有效地時(shí)序約束（三）

靜態(tài)時(shí)序分析中的“靜態(tài)”一詞，暗示了這種時(shí)序分析是一種與輸入激勵(lì)無(wú)關(guān)的方式進(jìn)行的，并且其目的是通過(guò)遍歷所有傳輸路徑，尋找所有輸入組合下電路的最壞延遲情況...

2019-11-22 標(biāo)簽：計(jì)算效率時(shí)序 2.9k 0

FPGA程序時(shí)序錯(cuò)誤對(duì)工程的影響

本課程前期是基礎(chǔ)理論的講解，后期是結(jié)合經(jīng)驗(yàn)和項(xiàng)目實(shí)踐提煉的主要內(nèi)容，圍繞抗干擾和工程實(shí)現(xiàn)進(jìn)行原理闡述，省去了復(fù)雜的公式推導(dǎo)過(guò)程，和大家分享硬件學(xué)習(xí)經(jīng)驗(yàn)。

2019-11-08 標(biāo)簽：fpga 程序時(shí)序 3.5k 0

課程4：Verilog語(yǔ)法基礎(chǔ)

Verilog HDL是一種硬件描述語(yǔ)言，用于從算法級(jí)、門級(jí)到開關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對(duì)象的復(fù)雜性可以介于簡(jiǎn)單的門和完整...

2019-12-23 標(biāo)簽：fpga verilog 時(shí)序 3.2k 0

altera時(shí)序約束與分析

2019-11-22 標(biāo)簽：寄存器時(shí)序 2.5k 0

正點(diǎn)原子FPGA之SDRAM：SDRAM操作時(shí)序（2）

正點(diǎn)原子FPGA開發(fā)板配套視頻

2019-09-05 標(biāo)簽：fpga sdram 時(shí)序 3.3k 0

時(shí)序約束：輸入演示概念

約束有很多，并且總是有先后的，先約束哪些，再約束哪些，都有講究。按工程需要，定義好步驟，這樣就能一步一步約束，逐個(gè)思考，最終完成。

2019-12-20 標(biāo)簽：時(shí)序工程 2.4k 0

數(shù)字設(shè)計(jì)FPGA應(yīng)用：編譯軟件的安裝與使用

本課程以目前流行的Xilinx 7系列FPGA的開發(fā)為主線，全面講解FPGA的原理及電路設(shè)計(jì)、Verilog HDL語(yǔ)言及VIVADO的應(yīng)用，并循序漸進(jìn)...

2019-12-03 標(biāo)簽：fpga xilinx 時(shí)序 2.5k 0

數(shù)字設(shè)計(jì)FPGA應(yīng)用：阻塞與非阻塞

本課程以目前流行的Xilinx 7系列FPGA的開發(fā)為主線，全面講解FPGA的原理及電路設(shè)計(jì)、Verilog HDL語(yǔ)言及VIVADO的應(yīng)用，并循序漸進(jìn)...

2019-12-03 標(biāo)簽：fpga 時(shí)序 2.4k 0

數(shù)字設(shè)計(jì)FPGA應(yīng)用：數(shù)據(jù)類型及變量、常量

本課程以目前流行的Xilinx 7系列FPGA的開發(fā)為主線，全面講解FPGA的原理及電路設(shè)計(jì)、Verilog HDL語(yǔ)言及VIVADO的應(yīng)用，并循序漸進(jìn)...

2019-12-03 標(biāo)簽：fpga 時(shí)序數(shù)據(jù)類型 2.8k 0

FPGA視頻教程：時(shí)序分析基礎(chǔ)

時(shí)序電路，是由最基本的邏輯門電路加上反饋邏輯回路（輸出到輸入）或器件組合而成的電路，與組合電路最本質(zhì)的區(qū)別在于時(shí)序電路具有記憶功能。

2019-12-13 標(biāo)簽：fpga 計(jì)數(shù)器時(shí)序 2.7k 0

FPGA的內(nèi)部結(jié)構(gòu)與組成分析

FPGA利用小型查找表（16×1RAM）來(lái)實(shí)現(xiàn)組合邏輯，每個(gè)查找表連接到一個(gè)D觸發(fā)器的輸入端，觸發(fā)器再來(lái)驅(qū)動(dòng)其他邏輯電路或驅(qū)動(dòng)I/O，由此構(gòu)成了既可實(shí)現(xiàn)...

2019-12-26 標(biāo)簽：fpga 觸發(fā)器時(shí)序 3.3k 0

時(shí)序約束：不需要檢查的路徑

時(shí)序表示動(dòng)態(tài)規(guī)?；蜻^(guò)程的時(shí)間演化。它們用于識(shí)別、建模和預(yù)測(cè)在離散時(shí)間間隔內(nèi)采樣的數(shù)據(jù)中的模式和行為?？紤]使用時(shí)間表而不是 timeseries 對(duì)象，以...

2019-12-20 標(biāo)簽：數(shù)據(jù)時(shí)序 2.4k 0

時(shí)序約束步驟：系統(tǒng)同步與源同步

針對(duì)普通時(shí)鐘系統(tǒng)存在著限制時(shí)鐘頻率的弊端，人們?cè)O(shè)計(jì)了一種新的時(shí)序系統(tǒng)，稱之為源同步時(shí)序系統(tǒng)。它最大的優(yōu)點(diǎn)就是大大提升了總線的速度，在理論上信號(hào)的傳送可以...

2019-12-20 標(biāo)簽：時(shí)鐘總線時(shí)序 5.4k 0

時(shí)序約束步驟：生成時(shí)鐘約束

差分時(shí)鐘是將數(shù)據(jù)從源傳送到目的地有兩種常用的電氣方法。一種方法使用“單端”發(fā)信號(hào)概念，它在發(fā)射機(jī)和接收機(jī)之間使用兩個(gè)導(dǎo)體。

2019-12-20 標(biāo)簽：數(shù)據(jù)時(shí)鐘時(shí)序 2.8k 0

時(shí)序約束的步驟分析

FPGA中的時(shí)序問(wèn)題是一個(gè)比較重要的問(wèn)題，時(shí)序違例，尤其喜歡在資源利用率較高、時(shí)鐘頻率較高或者是位寬較寬的情況下出現(xiàn)。建立時(shí)間和保持時(shí)間是FPGA時(shí)序約...

2019-12-23 標(biāo)簽：fpga 芯片時(shí)序 3k 0

時(shí)序約束的四大步驟的具體介紹

2019-12-23 標(biāo)簽：fpga 時(shí)鐘時(shí)序 4.9k 0

數(shù)字設(shè)計(jì)FPGA應(yīng)用:74x163回顧

本課程以目前流行的Xilinx 7系列FPGA的開發(fā)為主線，全面講解FPGA的原理及電路設(shè)計(jì)、Verilog HDL語(yǔ)言及VIVADO的應(yīng)用，并循序漸進(jìn)...

2019-12-05 標(biāo)簽：fpga xilinx 時(shí)序 4.1k 0

數(shù)字設(shè)計(jì)FPGA應(yīng)用：時(shí)序邏輯電路FPGA的實(shí)現(xiàn)

本課程以目前流行的Xilinx 7系列FPGA的開發(fā)為主線，全面講解FPGA的原理及電路設(shè)計(jì)、Verilog HDL語(yǔ)言及VIVADO的應(yīng)用，并循序漸進(jìn)...

2019-12-05 標(biāo)簽：fpga 存儲(chǔ)時(shí)序 3.7k 0

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Proteus軟件是英國(guó)Lab Center Electronics公司出版的EDA工具軟件（該軟件中國(guó)總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫程序。
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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長(zhǎng)寬，直插，貼片，焊盤的大小，管腳的長(zhǎng)寬，管腳的間距等）用圖形方式表現(xiàn)出來(lái)，以便可以在畫pcb圖時(shí)進(jìn)行調(diào)用。
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面包板是由于板子上有很多小插孔，專為電子電路的無(wú)焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
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庫(kù)文件是計(jì)算機(jī)上的一類文件，提供給使用者一些開箱即用的變量、函數(shù)或類。庫(kù)文件分為靜態(tài)庫(kù)和動(dòng)態(tài)庫(kù)，靜態(tài)庫(kù)和動(dòng)態(tài)庫(kù)的區(qū)別體現(xiàn)在程序的鏈接階段：靜態(tài)庫(kù)在程序的鏈接階段被復(fù)制到了程序中；動(dòng)態(tài)庫(kù)在鏈接階段沒有被復(fù)制到程序中，而是程序在運(yùn)行時(shí)由系統(tǒng)動(dòng)態(tài)加載到內(nèi)存中供程序調(diào)用。使用動(dòng)態(tài)庫(kù)系統(tǒng)只需載入一次，不同的程序可以得到內(nèi)存中相同的動(dòng)態(tài)庫(kù)的副本，因此節(jié)省了很多內(nèi)存，而且使用動(dòng)態(tài)庫(kù)也便于模塊化更新程序。
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Altium Designer 是原Protel軟件開發(fā)商Altium公司推出的一體化的電子產(chǎn)品開發(fā)系統(tǒng)，主要運(yùn)行在Windows操作系統(tǒng)。這套軟件通過(guò)把原理圖設(shè)計(jì)、電路仿真、PCB繪制編輯、拓?fù)溥壿嬜詣?dòng)布線、信號(hào)完整性分析和設(shè)計(jì)輸出等技術(shù)的完美融合
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