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標簽 > 時鐘
時鐘是生活中常用的一種計時器，人們通過它來記錄時間。至今為止，在中國歷史上有留下記載的四代計時器分別為：日晷、沙漏、機械鐘、石英鐘。
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在之前的文章中我們學習了多位數碼管的倒計時，下面我們將對多位數碼管對實際生活中的時間來進行顯示，該功能的實現也并不復雜，將數碼管知識相結合并運用起來，就...
時鐘是芯片正確高效運行的基礎，正確的時鐘配置是芯片能正確運行的必要條件，其重要性不言而喻。AT32各系列產品的時鐘配置部分可能存在細微的差異和需要注意的...
STM32屬于Cortex-M3內核的單片機，時鐘結構比之前的51單片機較復雜的多，根據數據手冊，STM32F103的時鐘結構
32.768KHz晶振是一種常見的控制設備時間的元件。它廣泛應用于各種電子設備和系統(tǒng)中，包括時鐘、計時器、計數器、計量儀表和無線通信設備等。
ADCLK905超快型SiGe ECL時鐘/數據緩沖器技術手冊
ADCLK905（單輸入/單輸出）、ADCLK907（雙通道單輸入/單輸出）和ADCLK925（單輸入/雙輸出）為超高速時鐘/數據緩沖器，采用ADI公司...
ADN2818連續(xù)速率10 Mbps至2.7 Gbps時鐘和數據恢復IC技術手冊
ADN2817/ADN2818可提供下列接收器功能：量化、信號電平檢測、時鐘和數據恢復，適用于從10 Mbps到2.7 Gbps的連續(xù)數據速率。二者均可...
AD9516-1 14路輸出時鐘發(fā)生器，集成2.5GHz VCO技術手冊
AD9516-1提供多路輸出時鐘分配功能，具有亞皮秒級抖動性能，還配有片內集成鎖相環(huán)(PLL)和電壓控制振蕩器(VCO)。片內VCO的調諧頻率范圍為2....
“全局時鐘和第二全局時鐘資源”是FPGA同步設計的一個重要概念。合理利用該資源可以改善設計的綜合和實現效果；如果使用不當，不但會影響設計的工作頻率和穩(wěn)定...
數字模式生成器：在數字電路的構建和測試過程中，通常需要精確定義的位模式。這里描述的發(fā)生器使用 EPROM 來存儲所需模式的位信息。當按下開關S1時，產生...
在SpinalHDL中使用之前已有的Verilog等代碼的時候需要將這些代碼包在一個BlackBox里面，但是如果這些代碼里面有時鐘和復位，我們需要怎么...
FIFO，先進先出。在FPGA中使用的FIFO一般是指對數據的存儲具有先進先出的緩沖器，FIFO與普通的存儲器的不同在于它沒有讀寫地址線。舉個例子，當F...
該問題由某客戶提出，發(fā)生在 STM32F103VDT6 器件上。據其工程師講述：在其產品的設計中，STM32 的 HSE 外接 8MHz 的晶體產生振蕩...
Verilog邊碼邊學Lesson：圖像采集與顯示設計之PLL配置與例化
PLL(Phase Locked Loop)：為鎖相回路或鎖相環(huán)，用來統(tǒng)一整合時脈訊號，使內存能正確的存取資料。PLL用于振蕩器中的反饋技術。許多電子設...
AD9544四通道輸入、10路輸出、雙通道DPLL、1pps同步器和抖動清除器技術手冊
AD9544的10個時鐘輸出與最多四個輸入基準電壓源之一同步。數字鎖相環(huán)(DPLL)可減少與外部基準電壓源相關的時序抖動。借助數字控制環(huán)路和保持電路，即...
我們在購買soft IP的時候，vendor提供的是通用的verilog/system verilog的代碼，而在不同的項目中，我們采用的工藝不一樣，因...
AD9838 11mW功耗、2.3V至5.5V的完整DDS技術手冊
AD9838是一款低功耗DDS器件，能夠產生高性能正弦波和三角波輸出。其片內還集成一個比較器，支持產生方波以用于時鐘發(fā)生。當供電電壓為2.3 V時，其功...
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