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fifo

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First Input First Output的縮寫，先入先出隊列，這是一種傳統(tǒng)的按序執(zhí)行方法，先進入的指令先完成并引退，跟著才執(zhí)行第二條指令。

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fifo技術(shù)

Linux管道和FIFO應(yīng)用筆記

從上圖可以看出，可以將管道看成是一組水管，它允許數(shù)據(jù)從一個進程流向另一個進程，這也是管道名稱的由來。

2023-03-13 標簽：Linux fifo 命令 1.6k 0

在icestick板子上實現(xiàn)從FPGA到USB Host的數(shù)據(jù)傳輸

icestick 板載 USB 接口芯片 FT2232H 的端口 A 和端口 B 均與 FPGA ice40hx1k 相連。

2023-03-09 標簽：fpga usb fifo 2.8k 0

英飛凌TC3XX MCAL CAN模塊簡析

英飛凌的芯片在汽車電子里用得可謂是頗多，剛好小編也用過，最近剛好在摸TC3系列的CAN模塊，剛好簡單寫寫。

2023-03-07 標簽：寄存器 RAM fifo 4.4k 0

Synwit SWM系列單片機的UART FIFO詳解

如何配合接收門限中斷、接收超時中斷完成UART數(shù)據(jù)接收。

2023-03-03 標簽：芯片單片機 fifo 2.2k 0

DS3112發(fā)送時鐘的時鐘速率和頻率容差

在發(fā)射端，DS3（E3）時鐘和DS1（E1）時鐘由輸入引腳派生，但DS2（E2）時鐘頻率是DS3（E3）時鐘頻率的一小部分。出于設(shè)計原因，分數(shù)將表示為整...

2023-02-22 標簽：芯片接收器 FIFO 1.6k 0

使用雙數(shù)據(jù)指針實現(xiàn)串行端口FIFO

Dallas Semiconductor高速微控制器系列允許系統(tǒng)設(shè)計人員通過內(nèi)部UART優(yōu)化串行通信。本應(yīng)用筆記演示了如何利用這些增強型8051微控制器...

2023-02-21 標簽：微控制器接收器 fifo 1.8k 0

介紹ARM存儲一致性模型的相關(guān)知識

今天要說的這個是存儲一致性（memory consistency），不要跟前面講過緩存一致性（cache coherence）混淆了。

2023-02-14 標簽：處理器 arm 存儲器 3k 0

DS3112 LRCLKx低速時鐘恢復(fù)工作原理

DS3112 DS3/E3多路復(fù)用成幀器具有三種多路復(fù)用工作模式。本應(yīng)用筆記描述了器件如何從三種工作模式下的高速多路復(fù)用信號中恢復(fù)低速時鐘信號。該說明解...

2023-02-07 標簽：存儲 FIFO 1.6k 0

Hyperram使用注意事項總結(jié)

出于功耗的考慮，易靈思在存儲方面提供了對hyperram的支持。在hyperram中使用中有些需要注意的，我們在這里稍做總結(jié) 。

2023-02-01 標簽：存儲器 fifo 時鐘域 4.5k 0

介紹使用SVA的幾個優(yōu)勢

SVA支持多時鐘域（clock domain crossing (CDC)）邏輯，例如異步FIFO。

2023-01-13 標簽：fifo CDC SVM 1.7k 0

DS3112 DS3/E3多路復(fù)用成幀器如何恢復(fù)低速時鐘信號

第一級，即M23級，將DS3信號解復(fù)用為7個獨立的DS2信號。不是恢復(fù)單個DS2時鐘，而是創(chuàng)建DS2使能。七個DS2使能中的每一個都處于活動狀態(tài)，每個D...

2023-01-13 標簽：fifo 時鐘 2.4k 0

隊列管理電路-下篇

前文聊了隊列管理的幾種典型電路，硬件邏輯簡單，代碼實現(xiàn)時容易操作。鏈表也是隊列管理的常用電路，相比前文的幾種結(jié)構(gòu)，會稍微復(fù)雜一些。

2023-01-21 標簽：管理電路 fifo 代碼 1.5k 0

Verilog電路設(shè)計之單bit跨時鐘域同步和異步FIFO

FIFO用于為匹配讀寫速度而設(shè)置的數(shù)據(jù)緩沖buffer，當讀寫時鐘異步時，就是異步FIFO。多bit的數(shù)據(jù)信號，并不是直接從寫時鐘域同步到讀時鐘域的。

2023-01-01 標簽：fifo Verilog 2k 0

跨時鐘域處理的亞穩(wěn)態(tài)與同步器

我們都知道數(shù)字電路中有兩個最重要的概念，建立時間和保持時間。通過滿足建立時間和保持時間，我們可以確保信號被正確的采樣，即1采到便是1，0采到便是0。但是...

2022-12-12 標簽：fifo 觸發(fā)器同步器 2k 0

Studio 5000高級指令FIFO的應(yīng)用案例

前言：工業(yè)自動化項目的控制邏輯雖然可以層層分解，這樣就可以使用大量相對比較簡單的編程指令去實現(xiàn)，但是，某些復(fù)雜工序很難使用簡單指令堆砌而成，這時，如果你...

2022-11-29 標簽：控制器 WINDOWS fifo 6.1k 0

功能覆蓋率應(yīng)該包含哪些內(nèi)容？

如果某個場景已經(jīng)使用了covergroup覆蓋，就不需要使用SVA cover重復(fù)覆蓋

2022-11-22 標簽：fifo SVA 2.1k 0

CAN報文發(fā)送有優(yōu)先級嗎？

降低同一時刻，多個發(fā)送報文的Burst Send問題。這個問題屬于QA1的延申。一個節(jié)點，發(fā)送的報文類型可以有多種（QA1提到）。

2022-11-15 標簽：CAN fifo STM 1.1萬 0

FPGA技術(shù)：異步FIFO定義及原理詳解

位寬變換：對于不同寬度的數(shù)據(jù)接口也可以用FIFO，例如單片機位8位數(shù)據(jù)輸出，而DSP可能是16位數(shù)據(jù)輸入，在單片機與DSP連接時就可以使用FIFO來達到...

2022-11-09 標簽：fpga fifo 2.5k 0

AXI FIFO和AXI virtual FIFO兩個IP的使用方法

FIFO 是我們設(shè)計中常用的工具，因為它們使我們能夠在進行信號和圖像處理時緩沖數(shù)據(jù)。我們還使用異步FIFO來處理數(shù)據(jù)總線的時鐘域交叉問題。

2022-11-04 標簽：fpga fifo AXI 6.6k 0

增強FIFO模式下的奇偶校驗

自昊芯推出專題講解SCI串口通訊奇偶校驗，分為兩期講解，上期主要講解標準SCI模式下的奇偶校驗，本期主要講解增強FIFO模式下的奇偶校驗。

2022-11-02 標簽：cpu 數(shù)據(jù)fifo 2k 0

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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程。
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　　Artix-7 系列：相對于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對的市場領(lǐng)域。
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面包板是由于板子上有很多小插孔，專為電子電路的無焊接實驗設(shè)計制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對齊的數(shù)據(jù)傳輸，同時在突發(fā)傳輸中，只需要首地址，同時分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進行時序收斂。AXI是AMBA中一個新的高性能協(xié)議。
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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會阻礙交變電流的流動，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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