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標(biāo)簽 > fpga
FPGA(Field-Programmable Gate Array),即現(xiàn)場可編程門陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。
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GPGPU體系結(jié)構(gòu)優(yōu)化方向(2)
目前的GPU缺乏cache一致性,需要diable 線程private的L1 cache,或者采用基于軟件的bulk coherence決策(比如在同步...
為AI、ML和數(shù)字孿生模型建立可信數(shù)據(jù)
在當(dāng)今數(shù)據(jù)驅(qū)動(dòng)的世界中,人工智能(AI)、機(jī)器學(xué)習(xí)(ML)和數(shù)字孿生技術(shù)正在深刻改變行業(yè)、流程和企業(yè)運(yùn)營環(huán)境。每天產(chǎn)生的超過3.28億TB數(shù)據(jù)已成為新“...
Achronix Speedster7t FPGA與GPU解決方案的比較
這篇針對大模型推理跟GPU對比分析,雖然以Llama2為例,也適用于最新的Llama3,模型的日新月易也更進(jìn)一步說明硬件平臺的可編程可擴(kuò)展的重要性,F(xiàn)P...
基于Achronix Speedster7t FPGA器件的AI基準(zhǔn)測試
Achronix半導(dǎo)體公司推出了為AI優(yōu)化的Speedster7t系列FPGA芯片,該系列包含專門針對AI工作負(fù)載的強(qiáng)化計(jì)算引擎。隨著AI在各個(gè)領(lǐng)域變得...
隨著FPGA規(guī)模的增大,設(shè)計(jì)復(fù)雜度的增加,Vivado編譯時(shí)間成為一個(gè)不可回避的話題。尤其是一些基于SSI芯片的設(shè)計(jì),如VU9P/VU13P/VU19P...
典型的全雙工(Full Duplex)系統(tǒng)如下圖所示,芯片1和芯片2之間有彼此獨(dú)立的數(shù)據(jù)傳輸線,這意味著芯片1和芯片2可以同時(shí)給對方發(fā)送數(shù)據(jù)而不會發(fā)生沖...
在FPGA的世界里,設(shè)計(jì)軟件在整個(gè)系統(tǒng)開發(fā)過程中發(fā)揮著至關(guān)重要的作用,它通過先進(jìn)的功能使端到端編程變得更加容易,從而在充分利用器件功能的同時(shí)實(shí)現(xiàn)設(shè)計(jì)的靈活性。
智能攝像頭在我們這個(gè)技術(shù)驅(qū)動(dòng)的世界中應(yīng)用十分廣泛。這些獨(dú)立的視覺系統(tǒng)配備了傳感器、計(jì)算能力和基于人工智能的決策功能,使得它們不僅可以捕獲圖像,還可以提取...
萊迪思助力構(gòu)建安全和有彈性的數(shù)字生態(tài)系統(tǒng)
隨著復(fù)雜的勒索軟件、固件攻擊以及AI和ML的廣泛使用等威脅不斷增加,新的法規(guī)和標(biāo)準(zhǔn)(如國家安全局的商業(yè)國家安全算法(CNSA)套件)激增,以幫助組織解決...
從行業(yè)第一顆安全控制FPGA芯片MachXO3D和具備“高端加密功能”的安全控制FPGA Mach-NX,到“增強(qiáng)型安全控制FPGA”MachXO5-N...
為什么要在 FPGA 系統(tǒng)設(shè)計(jì)中使用 FPGA SoM?
作者:Tawfeeq Ahmad 2024-08-21 隨著數(shù)據(jù)中心、高性能計(jì)算機(jī)、醫(yī)學(xué)成像、精確布局線跡、專用 PCB 材料、外形限制以及熱管理等應(yīng)用...
基于菲數(shù)科技FA728Q加速卡實(shí)現(xiàn)低時(shí)延LLT應(yīng)用
菲數(shù)科技使用Stratix 10 FPGA和開源的開放式FPGA堆棧(OFS)基礎(chǔ)設(shè)施開發(fā)高性能FPGA加速卡。
萊迪思分析不斷變化的網(wǎng)絡(luò)安全形勢下FPGA何去何從
萊迪思安全專家與Secure-IC的合作伙伴一起討論了不斷變化的網(wǎng)絡(luò)安全環(huán)境以及現(xiàn)場可編程門陣列(FPGA)技術(shù)在構(gòu)建網(wǎng)絡(luò)彈性中的作用。
2024-08-30 標(biāo)簽:FPGA萊迪思網(wǎng)絡(luò)安全 1.7k 0
數(shù)字芯片設(shè)計(jì)驗(yàn)證經(jīng)驗(yàn)分享(第三部分):將ASIC IP核移植到FPGA上——如何確保性能與時(shí)序以完成充滿挑戰(zhàn)的
本篇文章是SmartDV數(shù)字芯片設(shè)計(jì)經(jīng)驗(yàn)分享系列文章的第三篇,將繼續(xù)分享第五、第六主題,包括確保在FPGA上實(shí)現(xiàn)所需的性能和時(shí)鐘兩個(gè)方面的考量因素。
德思特分享 突破FPGA限制:德思特TS-M4i系列數(shù)字化儀利用GPU加速實(shí)現(xiàn)高效塊平均處理
本白皮書將展示如何使用德思特TS-M4i系列數(shù)字化儀的高速PCIe流模式來在軟件中實(shí)現(xiàn)塊平均處理,從而突破FPGA的限制。我們用了TS-M4i.2230...
在FPGA(現(xiàn)場可編程門陣列)中實(shí)現(xiàn)按鍵消抖是一個(gè)重要的設(shè)計(jì)環(huán)節(jié),特別是在處理用戶輸入時(shí),由于物理按鍵的機(jī)械特性和電氣特性,按鍵在按下和釋放的瞬間會產(chǎn)生...
2024-08-19 標(biāo)簽:FPGA計(jì)數(shù)器按鍵消抖 5k 0
在FPGA(現(xiàn)場可編程門陣列)設(shè)計(jì)中,消除時(shí)鐘抖動(dòng)是一個(gè)關(guān)鍵任務(wù),因?yàn)闀r(shí)鐘抖動(dòng)會直接影響系統(tǒng)的時(shí)序性能、穩(wěn)定性和可靠性。以下將詳細(xì)闡述FPGA中消除時(shí)鐘...
2024-08-19 標(biāo)簽:FPGA時(shí)鐘抖動(dòng)時(shí)鐘信號 4.2k 0
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