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標(biāo)簽 > fpga
FPGA(Field-Programmable Gate Array),即現(xiàn)場(chǎng)可編程門(mén)陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專(zhuān)用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。
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同一款芯片可以有多個(gè)速度等級(jí),不同的速度等級(jí)代表著不同的性能,不同的性能又導(dǎo)致芯片價(jià)格的巨大差異。芯片的速度等級(jí)不是設(shè)計(jì)出來(lái)的,而是在芯片生產(chǎn)出來(lái)之后,...
在過(guò)去的十年中,可編程邏輯器件(PLD)市場(chǎng)不斷增長(zhǎng),對(duì)PLD的需求不斷增加。具有可編程特性且可編程的芯片稱(chēng)為PLD。PLD也稱(chēng)為現(xiàn)場(chǎng)可編程器件(FPD...
關(guān)于Xilinx公司出品的Spartan6系列FPGA的MultiBoot設(shè)計(jì)方案詳解
Xilinx公司出品的Spartan6系列FPGA所具有的MultiBoot特性,允許用戶(hù)在不掉電重啟的情況下,根據(jù)不同時(shí)刻的需求,有選擇地從存儲(chǔ)于F...
fpga數(shù)字鐘介紹_fpga數(shù)字鐘設(shè)計(jì)
數(shù)字鐘實(shí)際上是一個(gè)對(duì)標(biāo)準(zhǔn)頻率(1HZ)進(jìn)行計(jì)數(shù)的計(jì)數(shù)電路。由于計(jì)數(shù)的起始時(shí)間不可能與標(biāo)準(zhǔn)時(shí)間(如北京時(shí)間)一致,故需要在電路上加一個(gè)校時(shí)電路,同時(shí)標(biāo)準(zhǔn)的...
【干貨】編輯Xilinx FPGA內(nèi)LUT內(nèi)容的詳細(xì)方案
研究背景及基礎(chǔ)知識(shí) FPGA是實(shí)現(xiàn)高性能計(jì)算與網(wǎng)絡(luò)的重要工具,得益于其高度的并行性與用戶(hù)可編程的特性,F(xiàn)PGA得到了越來(lái)越廣泛的應(yīng)用。FPGA由CLB(...
【ZYNQ Ultrascale+ MPSOC FPGA教程】第二十五章PS端以太網(wǎng)使用之lwip
開(kāi)發(fā)板有兩路千兆以太網(wǎng),通過(guò)RGMII接口連接,本實(shí)驗(yàn)演示如何使用Vitis自帶的LWIP模板進(jìn)行PS端千兆以太網(wǎng)TCP通信。 LWIP雖然是輕量級(jí)協(xié)...
每個(gè)MCU都有其存在的價(jià)值,每個(gè)使用者的選擇都有其道理,AVR開(kāi)始時(shí)是以單時(shí)鐘周期指令為賣(mài)點(diǎn),相對(duì)于當(dāng)時(shí) 12個(gè)時(shí)鐘的經(jīng)典51確實(shí)有優(yōu)勢(shì),而且基于CMO...
FPGA在人工智能時(shí)代的獨(dú)特優(yōu)勢(shì)的全面分析
基于這些特點(diǎn),我們?cè)贔PGA這項(xiàng)技術(shù)上押下重注,并且將其廣泛的部署到了微軟的云數(shù)據(jù)中心里。與此同時(shí),我們也開(kāi)始將很多重要的應(yīng)用和功能,從基于軟件的實(shí)現(xiàn)方...
基于FPGA的FIR數(shù)字濾波器設(shè)計(jì)方案
在Matlab/Simulink環(huán)境下,采用DSP Builder模塊搭建FIR模型,根據(jù)FDATool工具對(duì)FIR濾波器進(jìn)行了設(shè)計(jì),然后進(jìn)行系統(tǒng)級(jí)仿真...
FPGA系統(tǒng)中三種方式減少亞穩(wěn)態(tài)的產(chǎn)生
在FPGA系統(tǒng)中,如果數(shù)據(jù)傳輸中不滿(mǎn)足觸發(fā)器的Tsu和Th不滿(mǎn)足,或者復(fù)位過(guò)程中復(fù)位信號(hào)的釋放相對(duì)于有效時(shí)鐘沿的恢復(fù)時(shí)間(recovery time)不...
2018-06-27 標(biāo)簽:fpga亞穩(wěn)態(tài) 1.1萬(wàn) 0
CRC的計(jì)算過(guò)程 漢明距離如何計(jì)算呢
第六章的內(nèi)容在《移動(dòng)通信》課程中也有涉及,穿插著學(xué)習(xí)能夠加深記憶。我花了好長(zhǎng)時(shí)間的講解CRC的寄存器架構(gòu),總算讓大部分同學(xué)記住了,優(yōu)秀的同學(xué)后面還會(huì)通過(guò)...
2018-10-20 標(biāo)簽:FPGACRC數(shù)據(jù)通信 1.1萬(wàn) 0
Spartan-6 FPGA的時(shí)鐘資源及結(jié)構(gòu)介紹
時(shí)鐘設(shè)施提供了一系列的低電容、低抖動(dòng)的互聯(lián)線,這些互聯(lián)線非常適合于傳輸高頻信號(hào)、最大量減小時(shí)鐘抖動(dòng)。這些連線資源可以和DCM、PLL等實(shí)現(xiàn)連接。 每一種...
關(guān)于CPU和FPGA的概念以及兩者之間的聯(lián)系詳解
看到Intel最近發(fā)布了QPI直連FPGA的架構(gòu),冬瓜哥回想起幾個(gè)月前寫(xiě)的一篇文章,現(xiàn)在重新分享給大家。從中你可以了解為何需要FPGA,F(xiàn)PGA是怎么...
基于Virtex-6 FPGA的雙緩沖模式PCIe總線設(shè)計(jì)方案和實(shí)現(xiàn)
本文設(shè)計(jì)了基于Xilinx Virtex6 FPGA的通用軟件無(wú)線電平臺(tái),利用C語(yǔ)言開(kāi)發(fā)了基于Linux系統(tǒng)的驅(qū)動(dòng)程序,利用Verilog語(yǔ)言設(shè)計(jì)基于X...
PWM控制舵機(jī)位置。伺服系統(tǒng)每20毫秒要有一個(gè)脈沖,以便獲得正確的角度信息。脈沖寬度決定了舵機(jī)的角度運(yùn)動(dòng)范圍。也就是說(shuō),我們可以通過(guò)發(fā)送1毫秒脈沖設(shè)置舵...
FPGA基礎(chǔ)知識(shí)及其工作原理與基本的功能塊案例
高端設(shè)計(jì)工具為少有甚是沒(méi)有硬件設(shè)計(jì)技術(shù)的工程師和科學(xué)家提供現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)。無(wú)論你使用圖形化設(shè)計(jì)程序,ANSI C語(yǔ)言還是VHDL語(yǔ)言,如此...
2018-02-17 標(biāo)簽:fpga 1.1萬(wàn) 0
幾個(gè)FPGA時(shí)序優(yōu)化簡(jiǎn)單技巧
當(dāng)然FPGA里實(shí)際不必這樣,打個(gè)比方,兩個(gè)xbit的數(shù)據(jù)做比較,若芯片內(nèi)是4輸入LUT,若有pipeline的必要,那么流水級(jí)最多用[log4(x)]+...
2018-05-11 標(biāo)簽:FPGA時(shí)序優(yōu)化 1.1萬(wàn) 0
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