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FPGA(Field-Programmable Gate Array),即現(xiàn)場(chǎng)可編程門陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。
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最近自己做了一塊FPGA板子,不慎將PROM的兩根引腳連錯(cuò),導(dǎo)致在配置時(shí)無法正確識(shí)別PROM的型號(hào),顛三倒四地排除了一個(gè)星期問題最終幸運(yùn)解決。之后感嘆自...
賽靈思公司提供的Verilog(FPGA/CPLD)設(shè)計(jì)小技巧
這是一個(gè)在設(shè)計(jì)中常犯的錯(cuò)誤列表這些錯(cuò)誤常使得你的設(shè)計(jì)不可靠或速度較慢為了提高你的設(shè)計(jì)性能和提高速度的可靠性你必須確定你的設(shè)計(jì)通過所有的這些檢查 。
FPGA入門學(xué)習(xí)網(wǎng)絡(luò)講座: “柏氏”7步FPGA快速入門學(xué)習(xí)法
FPGA的快速入門經(jīng)驗(yàn)談(part1)
有很多年輕人,被割裂了歷史,被荒廢了未來,迷茫, 迷茫到幾乎絕望,不過,他們還年輕,青春尚存,還有創(chuàng)造力,還有奮斗的資本,其中不乏不甘心被拋棄,被覆蓋之人。
片上網(wǎng)絡(luò)Network-on-chip (NoC) 是一種應(yīng)用于大規(guī)模集成電路(VLSI)系統(tǒng)中的,一種新的片上系統(tǒng)(System-on-chip)的設(shè)計(jì)方法。
2017-02-11 標(biāo)簽:FPGA存儲(chǔ)器片上網(wǎng)絡(luò) 2k 0
Atlys開發(fā)板FPGA Design Flow LAB3的KPSM3程序
最近在使用Atlys開發(fā)板,簡(jiǎn)單地過了一下板子光盤上的程序。因?yàn)槔佑玫搅薖icoBlaze,而在這之前并沒有接觸過PicoBlaze的東西,所以一開始...
您編寫的代碼是不是雖然在仿真器中表現(xiàn)正常,但是在現(xiàn)場(chǎng)卻斷斷續(xù)續(xù)出錯(cuò)?要不然就是有可能在您使用更高版本的工具鏈進(jìn)行編譯時(shí),它開始出錯(cuò)。您檢查自己的測(cè)試平臺(tái)...
賽靈思(Xilinx)FPGA用戶約束文件的分類和語(yǔ)法說明
FPGA設(shè)計(jì)中的約束文件有3類:用戶設(shè)計(jì)文件(.UCF文件)、網(wǎng)表約束文件(.NCF文件)以及物理約束文件(.PCF文件),可以完成時(shí)序約束、管腳約束以...
如果高速PCB 設(shè)計(jì)能夠像連接原理圖節(jié)點(diǎn)那樣簡(jiǎn)單,以及像在計(jì)算機(jī)顯示器上所看到的那樣優(yōu)美的話,那將是一件多么美好的事情。然而,除非設(shè)計(jì)師初入PCB 設(shè)計(jì)...
FPGA開發(fā)技巧之同步復(fù)位與異步復(fù)位的理解
前兩天和師兄討論了一下design rule其中提到了同步異步復(fù)位的比較這個(gè)常見問題,據(jù)說也是IC公司經(jīng)常問到的一面試題。
Xilinx FPGA 嵌入式系統(tǒng)程序引導(dǎo)和啟動(dòng)的流程
這篇blog想弄清楚FPGA上電配置后程序引導(dǎo)和啟動(dòng)的整個(gè)流程是怎么樣的,不是談?wù)撊绾尉帉慴ootloader。
詳細(xì)圖解在NetFPGA上創(chuàng)建一個(gè)OpenFlow Switch的網(wǎng)絡(luò)
Author: KiKiCompany:Digilent ChinaEmail : Date: 2012.02.14 目的 如 圖所示,我們會(huì)創(chuàng)建一個(gè)基...
Virtex6 GTX設(shè)計(jì)總結(jié):預(yù)加重、均衡、輸出振幅的值
在Xilinx的Virtex6 FPGA中,GTX作為一種低功耗的吉比特收發(fā)器,配置靈活,功能強(qiáng)大,并與FPGA內(nèi)部的其他邏輯資源緊密聯(lián)系,可用于實(shí)現(xiàn)多...
Nexys3學(xué)習(xí)手記5:流水燈在線運(yùn)行
在進(jìn)行第一個(gè)工程實(shí)例前,順便提一下設(shè)計(jì)工具相關(guān)資源的獲取。從特權(quán)同學(xué)接觸的幾家FPGA開發(fā)工具來看,Xilinx在這方面做得應(yīng)該算是最人性化的了,其設(shè)計(jì)...
Nexys3學(xué)習(xí)手記2:建立自己的開發(fā)環(huán)境
接過Nexys3時(shí),本以為能夠提供一張資料光盤,結(jié)果大失所望,除了靜電袋里一塊精致的電路板,就只有一條用于供電和下載的USB連接線和兩張活頁(yè)。
MAC發(fā)送模塊可將上層協(xié)議提供的數(shù)據(jù)封裝之后通過MII接口發(fā)送給PHY。
FPGA verilog實(shí)現(xiàn)的1602時(shí)鐘計(jì)數(shù)器
網(wǎng)上很少用人公開這一類代碼,一搜FPGA 1602,都是寫一個(gè)靜態(tài)的顯示,在實(shí)際應(yīng)用中,是沒有用的,因此這個(gè)簡(jiǎn)單的例子,給大家拋磚引玉了!
2017-02-11 標(biāo)簽:FPGA1602時(shí)鐘計(jì)數(shù)器 2.2k 0
在排布FPGA管腳生成ucf文件的過程中,當(dāng)FPGA管腳較多的時(shí)候,手工排布管腳不僅效率低,而且很容易出錯(cuò)。借助PlanAhead和Adept等工具,可...
和所有的數(shù)字電路一樣,毛刺也是FPGA電路中的棘手問題,它的出現(xiàn)會(huì)影響電路工作的穩(wěn)定性,可靠性,嚴(yán)重時(shí)會(huì)導(dǎo)致整個(gè)數(shù)字系統(tǒng)的誤動(dòng)作和邏輯紊亂。
設(shè)計(jì)過FPGA的原理圖,看FPGA的手冊(cè),說管腳的分配問題,如時(shí)鐘管腳要用GC類管腳,而且單端時(shí)鐘輸入時(shí)要用P類型的管腳,不能用N類型管腳等等。
2017-02-11 標(biāo)簽:FPGA 1.3萬 0
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