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FPGA設(shè)計(jì)總結(jié)十五條

Verilog作為一種HDL語(yǔ)言，對(duì)系統(tǒng)行為的建模方式是分層次的。比較重要的層次有系統(tǒng)級(jí)（system）、算法級(jí)（Algorithm）、寄存器傳輸級(jí)（R...

2023-03-06 標(biāo)簽：fpga Verilog HDL 1.7k 0

淺談Verilog HDL代碼編寫風(fēng)格

消失了好久，沒(méi)有寫文章，也沒(méi)有做筆記，因?yàn)樽罱仝s一個(gè)比賽，時(shí)間很緊，昨天周六終于結(jié)束了，所以趁著周末這會(huì)兒有時(shí)間，寫點(diǎn)東西，記錄下來(lái)。首先我學(xué)習(xí)FPG...

2023-11-20 標(biāo)簽：fpga Verilog HDL 1.6k 0

HDL開發(fā)的10大規(guī)則是什么

編寫良好的、可移植的、可重用的 HDL 代碼，使設(shè)計(jì)能夠以所需的頻率實(shí)現(xiàn)，這絕對(duì)是一個(gè)挑戰(zhàn)。

2022-09-29 標(biāo)簽：fpga HDL 狀態(tài)機(jī) 1.6k 0

SpinalHDL BlackBox時(shí)鐘與復(fù)位

在SpinalHDL中使用之前已有的Verilog等代碼的時(shí)候需要將這些代碼包在一個(gè)BlackBox里面，但是如果這些代碼里面有時(shí)鐘和復(fù)位，我們需要怎么...

2023-05-04 標(biāo)簽：Verilog 時(shí)鐘 HDL 1.6k 0

Verilog HDL之步進(jìn)電機(jī)驅(qū)動(dòng)控制

步進(jìn)電機(jī)的用途還是非常廣泛的，目前打印機(jī)，繪圖儀，機(jī)器人等等設(shè)備都以步進(jìn)電機(jī)為動(dòng)力核心。那么，下面我們就了解下什么是步進(jìn)電機(jī)，它是怎么控制的。

2023-03-17 標(biāo)簽：電動(dòng)機(jī)步進(jìn)電機(jī)Verilog 1.6k 0

大規(guī)模硬件仿真系統(tǒng)的編譯挑戰(zhàn)

引言隨著集成電路設(shè)計(jì)復(fù)雜度的不斷提升，硬件仿真系統(tǒng)在現(xiàn)代芯片設(shè)計(jì)流程中扮演著越來(lái)越重要的角色?；贔PGA（現(xiàn)場(chǎng)可編程門陣列）的商用硬件仿真系統(tǒng)因其靈活...

2025-03-31 標(biāo)簽：集成電路硬件 HDL 1.6k 0

FPGA系統(tǒng)規(guī)劃的簡(jiǎn)化流程

數(shù)據(jù)接口的同步在 FPGA/CPLD 設(shè)計(jì)中一個(gè)常見問(wèn)題。很多設(shè)計(jì)工作不穩(wěn)定都是源于數(shù)據(jù)接口的同步問(wèn)題。

2024-02-21 標(biāo)簽：fpga cpld 寄存器 1.6k 0

把HDL模塊用NGC格式加密并在其他項(xiàng)目中調(diào)用

前面創(chuàng)新網(wǎng)網(wǎng)友Ricky Su發(fā)了篇博文《說(shuō)說(shuō)FPGA中的黑盒子（BlackBox）》，學(xué)習(xí)了感覺(jué)很好用，最近在網(wǎng)上又找到一篇講該方面內(nèi)容的文章，感覺(jué)...

2017-02-11 標(biāo)簽：HDL NGC 1.6k 0

用ChatGPT設(shè)計(jì)了一顆芯片

現(xiàn)代硬件設(shè)計(jì)始于以自然語(yǔ)言提供的規(guī)范。然后，在綜合電路元件之前，硬件工程師將其翻譯成適當(dāng)?shù)挠布枋稣Z(yǔ)言（HDL），例如Verilog。自動(dòng)翻譯可以減少工...

2023-06-19 標(biāo)簽：芯片集成電路 Verilog 1.5k 0

芯片開發(fā)的驗(yàn)證調(diào)試工具為何需要一場(chǎng)革命呢？

驗(yàn)證調(diào)試是辛苦活兒。除錯(cuò)（debug）要先找出錯(cuò)誤，但錯(cuò)誤通常只在特定場(chǎng)景下才能復(fù)現(xiàn)，當(dāng)工藝演進(jìn)到5納米及以下，超大芯片集成度動(dòng)輒超過(guò)百億晶體管時(shí)，遍歷...

2024-01-09 標(biāo)簽：處理器 eda 晶體管 1.5k 0

PADS Professional的FPGA-PCB協(xié)同設(shè)計(jì)模塊

如今，F(xiàn)PGA 功能強(qiáng)大且管腳數(shù)目極大，可為工程師提供大量機(jī)會(huì)來(lái)提升特性和功能，同時(shí)還能降低產(chǎn)品成本。隨著復(fù)雜度增加，將這些器件集成到印刷電路板也成為了...

2023-09-21 標(biāo)簽：fpga pcb HDL 1.5k 0

Verilog HDL簡(jiǎn)明教程(2)

模塊是Verilog 的基本描述單位，用于描述某個(gè)設(shè)計(jì)的功能或結(jié)構(gòu)及其與其他模塊通信的外部端口。

2017-02-11 標(biāo)簽：Verilog HDL 1.5k 0

在SpinalHDL中如何快速地實(shí)現(xiàn)總線連接

教你在SpinalHDL中總線連接時(shí)針對(duì)總線的部分信號(hào)位寬不同時(shí)的如何快速地實(shí)現(xiàn)總線連接。

2022-11-28 標(biāo)簽：HDL 總線 1.5k 0

FPGA設(shè)計(jì)的經(jīng)驗(yàn)技巧

當(dāng)然，任何編程語(yǔ)言的學(xué)習(xí)都不是一朝一夕的事，經(jīng)驗(yàn)技巧的積累都是在點(diǎn)滴中完成，F(xiàn)PGA設(shè)計(jì)也無(wú)例外。下面就以我的切身體會(huì)，談?wù)凢PGA設(shè)計(jì)的經(jīng)驗(yàn)技巧。

2022-10-25 標(biāo)簽：FPGA設(shè)計(jì)HDL 編程語(yǔ)言 1.4k 0

Vivado HLS能否取代HDL開發(fā)

大多數(shù)FPGA程序員認(rèn)為，高級(jí)工具總是發(fā)出更大的比特流，作為提高生產(chǎn)率的 "代價(jià)"。但是這總是真的嗎？

2023-06-27 標(biāo)簽：fpga Verilog HDL 1.3k 0

SpinalHDL語(yǔ)法之Bool類型

作為SpinalHDL語(yǔ)法篇的第一節(jié)，我們也從最簡(jiǎn)單的開始。 Bool類型定義

2023-05-05 標(biāo)簽：HDL 語(yǔ)法 1.3k 0

FPGA設(shè)計(jì)原則總結(jié)

這里的面積指一個(gè)設(shè)計(jì)消耗 FPGA/CPLD 的邏輯資源的數(shù)量，對(duì)于 FPGA 可以用消耗的 FF(觸發(fā)器)和 LUT(查找表)來(lái)衡量，更一般的衡量方式...

2023-05-04 標(biāo)簽：fifo Verilog HDL 1.2k 0

SpinalHDL入坑之旅

可以下載scala的安裝包，然后進(jìn)行安裝，方式如下：（但我沒(méi)有安裝成功） scala下載地址：必須要安裝2.11.xx，這里我們安裝2.11.12...

2023-05-05 標(biāo)簽：HDL scala 1.2k 0

自動(dòng)化構(gòu)建環(huán)境在FPGA設(shè)計(jì)中的應(yīng)用

為了加快實(shí)現(xiàn) FPGA 構(gòu)建環(huán)境的自動(dòng)化（如用于持續(xù)集成 (CI)），并確保在開發(fā)與生命周期后期階段完整重現(xiàn)設(shè)計(jì)結(jié)果，Missing Link Elec...

2024-02-20 標(biāo)簽：fpga HDL TCL 1.1k 0

為什么FPGA難學(xué)？FPGA的內(nèi)部結(jié)構(gòu)解析

“時(shí)鐘是時(shí)序電路的控制者”這句話太經(jīng)典了，可以說(shuō)是FPGA設(shè)計(jì)的圣言。FPGA的設(shè)計(jì)主要是以時(shí)序電路為主，因?yàn)榻M合邏輯電路再怎么復(fù)雜也變不出太多花樣，理...

2022-12-02 標(biāo)簽：fpga HDL 觸發(fā)器 997 0

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