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網(wǎng)絡(luò)之間互連的協(xié)議也就是為計(jì)算機(jī)網(wǎng)絡(luò)相互連接進(jìn)行通信而設(shè)計(jì)的協(xié)議。在因特網(wǎng)中,它是能使連接到網(wǎng)上的所有計(jì)算機(jī)網(wǎng)絡(luò)實(shí)現(xiàn)相互通信的一套規(guī)則,規(guī)定了計(jì)算機(jī)在因特網(wǎng)上進(jìn)行通信時(shí)應(yīng)當(dāng)遵守的規(guī)則。
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公網(wǎng)通:公網(wǎng)IP基于TCP連接調(diào)試
在嵌入式開(kāi)發(fā)過(guò)程中,有時(shí)需要產(chǎn)品進(jìn)行聯(lián)網(wǎng)通信,常見(jiàn)的就是WiFi、Ethernet、BLE、ZigBee等,其中BLE和ZigBee還分別需要手機(jī)或者Z...
基于ZYNQ FPGA與PC的IP設(shè)計(jì)與驗(yàn)證方案(1)
AXI總線是一種多通道傳輸總線,將地址、讀數(shù)據(jù)、寫(xiě)數(shù)據(jù)、握手信號(hào)在不同的通道中發(fā)送,不同的訪問(wèn)之間順序可以打亂,用BUSID來(lái)表示各個(gè)訪問(wèn)的歸屬。主設(shè)備...
鋯石FPGA A4_Nano開(kāi)發(fā)板視頻:軟核演練
IP軟核通常是用HDL文本形式提交給用戶,它經(jīng)過(guò)RTL級(jí)設(shè)計(jì)優(yōu)化和功能驗(yàn)證,但其中不含有任何具體的物理信息。
鋯石FPGA A4_Nano開(kāi)發(fā)板視頻:內(nèi)置IP核之Interval Timer的理論原理講解
Interval單位是豪秒, 設(shè)好該屬性值后,該控件的某個(gè)事件(timer_...)就會(huì)每隔 "屬性值" 就自動(dòng)運(yùn)行一次
2019-09-25 標(biāo)簽:fpgaip開(kāi)發(fā)板 2.2k 0
鋯石FPGA A4_Nano開(kāi)發(fā)板視頻:內(nèi)置IP核SDRAM的理論實(shí)戰(zhàn)講解
SDRAM在計(jì)算機(jī)中被廣泛使用,從起初的SDRAM到之后一代的DDR(或稱DDR1),然后是DDR2和DDR3進(jìn)入大眾市場(chǎng),2015年開(kāi)始DDR4進(jìn)入消費(fèi)市場(chǎng)。
2019-09-26 標(biāo)簽:sdramip開(kāi)發(fā)板 2.9k 0
鋯石FPGA A4_Nano開(kāi)發(fā)板視頻:內(nèi)置IP核之PIO的實(shí)戰(zhàn)應(yīng)用講解
含有Avalon接口的并行輸入輸出(PIO)核在Avalon存儲(chǔ)映射(Avalon-MM)從屬口和多用途I/O口之間提供一個(gè)存儲(chǔ)器映射接口。I/O口連接...
鋯石FPGA A4_Nano開(kāi)發(fā)板視頻:內(nèi)置IP核之Interval Timer的應(yīng)用實(shí)戰(zhàn)講解
利用IP核設(shè)計(jì)電子系統(tǒng),引用方便,修改基本元件的功能容易。具有復(fù)雜功能和商業(yè)價(jià)值的IP核一般具有知識(shí)產(chǎn)權(quán),盡管IP核的市場(chǎng)活動(dòng)還不規(guī)范,但是仍有許多集成...
鋯石FPGA A4_Nano開(kāi)發(fā)板視頻:內(nèi)置IP核之EPCS的理論實(shí)戰(zhàn)講解
EPCS是串行存儲(chǔ)器,NiosII 不能直接從EPCS中執(zhí)行程序,它實(shí)際上是執(zhí)行EPCS控制器的片內(nèi)ROM中的代碼(即Bootloader),把EPCS...
正點(diǎn)原子開(kāi)拓者FPGA Qsys視頻:UART IP核
通用異步收發(fā)傳輸器(Universal Asynchronous Receiver/Transmitter),通常稱作UART。它將要傳輸?shù)馁Y料在串行通...
正點(diǎn)原子開(kāi)拓者FPGA Qsys視頻:自定義IP核之?dāng)?shù)碼管
數(shù)碼管,也稱作輝光管,是一種可以顯示數(shù)字和其他信息的電子設(shè)備。玻璃管中包括一個(gè)金屬絲網(wǎng)制成的陽(yáng)極和多個(gè)陰極。大部分?jǐn)?shù)碼管陰極的形狀為數(shù)字。
基于ZYNQ FPGA與PC的IP設(shè)計(jì)與驗(yàn)證方案(3)
Zynq-7000系列的可編程邏輯完全基于賽靈思最新7系列FPGA架構(gòu)來(lái)設(shè)計(jì),可確保28nm系列器件的IP核、工具和性能100%兼容。
FPGA之軟核演練篇:如何在Qsys系統(tǒng)中內(nèi)置IP
軟核演練篇包含了哪些內(nèi)容:該篇以什么是軟核、什么是Qsys、如何構(gòu)建一個(gè)Qsys系統(tǒng)為切入點(diǎn),在該基礎(chǔ)上進(jìn)一步介紹了Nios II處理器的體系結(jié)構(gòu)、Qs...
鋯石FPGA A4_Nano開(kāi)發(fā)板視頻:數(shù)碼管IP核及其PIO的應(yīng)用
數(shù)碼管的最常見(jiàn)形式有10個(gè)陰極,形狀為數(shù)字0到9,某些數(shù)碼管還有一個(gè)或兩個(gè)小數(shù)點(diǎn)。然而也有其他類型的數(shù)碼管顯示字母、標(biāo)記和符號(hào)。
2019-10-08 標(biāo)簽:ip數(shù)碼管開(kāi)發(fā)板 2.3k 0
鋯石FPGA A4_Nano開(kāi)發(fā)板視頻:蜂鳴器IP核的定制
蜂鳴器是一種一體化結(jié)構(gòu)的電子訊響器,采用直流電壓供電,廣泛應(yīng)用于計(jì)算機(jī)、打印機(jī)、復(fù)印機(jī)、報(bào)警器、電子玩具、汽車(chē)電子設(shè)備、電話機(jī)、定時(shí)器等電子產(chǎn)品中作發(fā)聲器件。
基于ZYNQ FPGA與PC的IP設(shè)計(jì)與驗(yàn)證方案
復(fù)旦大學(xué)微電子學(xué)院某國(guó)家重點(diǎn)實(shí)驗(yàn)室內(nèi)部教學(xué)視頻:基于ZYNQ FPGA與PC的IP設(shè)計(jì)與驗(yàn)證方案。 關(guān)鍵詞:IP設(shè)計(jì),IP驗(yàn)證,AXI總線協(xié)議,ARM...
基于ZYNQ平臺(tái)的IP設(shè)計(jì)與驗(yàn)證
復(fù)旦大學(xué)某ASIC實(shí)驗(yàn)室研究生新生FPGA基本知識(shí)入門(mén)培訓(xùn)。 主講AXI-GP和AXI-HP總線的快速實(shí)現(xiàn)方式。 AXI-GP的Slave模塊由我提...
調(diào)用IP核實(shí)現(xiàn)動(dòng)態(tài)顯示
中國(guó)大學(xué)MOOC 本課程以目前流行的Xilinx 7系列FPGA的開(kāi)發(fā)為主線,全面講解FPGA的原理及電路設(shè)計(jì)、Verilog HDL語(yǔ)言及VIVAD...
自定義sobel濾波IP核,IP接口遵守AXI Stream協(xié)議
自定義sobel濾波IP核 IP接口遵守AXI Stream協(xié)議
Nios II處理器的體系結(jié)構(gòu)及Avalon總線接口規(guī)范
軟核演練篇包含了哪些內(nèi)容:該篇以什么是軟核、什么是Qsys、如何構(gòu)建一個(gè)Qsys系統(tǒng)為切入點(diǎn),在該基礎(chǔ)上進(jìn)一步介紹了Nios II處理器的體系結(jié)構(gòu)、Qs...
PCI_MT64 IP核的原理和結(jié)構(gòu)設(shè)計(jì)
隨著CompactPCI在中國(guó)大范圍的普及和使用,越來(lái)越多的企業(yè)開(kāi)始研制基于CompactPCI接口的產(chǎn)品,市場(chǎng)上有一些專用PCI接口芯片。
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