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Python由荷蘭數(shù)學(xué)和計(jì)算機(jī)科學(xué)研究學(xué)會(huì)的吉多·范羅蘇姆于1990年代初設(shè)計(jì)，作為一門叫做ABC語言的替代品。 Python提供了高效的高級(jí)數(shù)據(jù)結(jié)構(gòu)，還能簡單有效地面向?qū)ο缶幊獭?/p>

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分享關(guān)于Python的30個(gè)極簡任務(wù)

我們?cè)谑褂?try/except 語句的時(shí)候也可以加一個(gè) else 子句，如果沒有觸發(fā)錯(cuò)誤的話，這個(gè)子句就會(huì)被運(yùn)行。

2022-08-31 標(biāo)簽：字符串 python 1.1k 0

2022年IEEE Spectrum編程語言排行榜的最新情況

當(dāng)涉及到找工作時(shí)，在這些編程語言的中堅(jiān)力量中，SQL 的受歡迎程度不斷上升。根據(jù) IEEE Spectrum 2022 年頂級(jí)編程語言榜單顯示，SQL ...

2022-08-30 標(biāo)簽：SQL 編程語言 python 3.4k 0

python協(xié)程之a(chǎn)syncio簡單使用

測(cè)試2個(gè)請(qǐng)求，同時(shí)觸發(fā)請(qǐng)求執(zhí)行的時(shí)間短，我是延遲讓請(qǐng)求延遲返回

2022-08-29 標(biāo)簽：python 2.4k 0

python協(xié)程之a(chǎn)wait等待過程理解

某方需要2，執(zhí)行req2需要執(zhí)行這個(gè)時(shí)間，最終執(zhí)行時(shí)間是3秒，大約1秒，同時(shí)執(zhí)行；

2022-08-29 標(biāo)簽：python 3.1k 0

如何用Excel去開發(fā)一種俄羅斯方塊游戲呢

機(jī)械設(shè)計(jì)人員如果學(xué)了VBA后可以開發(fā)一些自己需要的代碼塊，極大程度地提高自己CAD的繪圖速度。很難想象，Excel的重度用戶尤其是財(cái)務(wù)人員不懂VBA的話...

2022-08-25 標(biāo)簽：編程語言 Excel python 2.1k 0

python協(xié)程之解釋async關(guān)鍵字原理

跟yield from的實(shí)現(xiàn)一樣, 每一行程序都是按順序一步一步執(zhí)行的，如果有程序不是按順序執(zhí)行，表示曾經(jīng)交出了控制權(quán)，以下的例子，本來應(yīng)該應(yīng)該順序輸出...

2022-08-24 標(biāo)簽：中斷 python 2.9k 0

python協(xié)程之yield break簡析

每一行程序都是按順序一步一步執(zhí)行的，如果有程序不是按順序執(zhí)行，表示曾經(jīng)交出了控制權(quán)，以下的例子，本來應(yīng)該應(yīng)該順序輸出1,2，但是因?yàn)閞eq1交出了控制權(quán)...

2022-08-24 標(biāo)簽：中斷 python 2.8k 0

python語言之a(chǎn)wait和yield from的對(duì)比

不同點(diǎn)：yield from 后面的值，要么是生成器，要么是最終為可迭代對(duì)象，而await后面只能跟async開頭的方法

2022-08-24 標(biāo)簽：生成器 python 3.5k 0

python語言之使用async關(guān)鍵字來定義函數(shù)

早期的協(xié)程是用yield來實(shí)現(xiàn)的,但是代碼特別難懂, python3.5之后的版本, 使用 async 關(guān)鍵字來定義的函數(shù)。調(diào)用該函數(shù)，會(huì)返回一個(gè)協(xié)程對(duì)象

2022-08-24 標(biāo)簽：函數(shù)python 3.7k 0

Merlin HugeCTRV 3.8/3.9版本新增內(nèi)容

Merlin HugeCTR(以下簡稱 HugeCTR)是 GPU 加速的推薦程序框架，旨在在多個(gè) GPU 和節(jié)點(diǎn)之間分配訓(xùn)練并估計(jì)點(diǎn)擊率(Click-...

2022-08-24 標(biāo)簽：gpu python GitHub 1.3k 0

python之生成subgen的使用權(quán)

通過 gen gen 的使用權(quán)，即在 subgen() 時(shí)，subgen 的使用權(quán)，把的價(jià)值傳遞給 gen 的使用方，可以直接控制生成方的調(diào)用，生成 s...

2022-08-23 標(biāo)簽：C語言 python 1.4k 0

通過例子由淺入深的理解yield協(xié)程

send：send() 方法致使協(xié)程前進(jìn)到下一個(gè)yield 語句，另外，生成器可以作為協(xié)程使用

2022-08-23 標(biāo)簽：生成器 python 2.8k 0

python之怎樣去批量修改文件名呢

選擇要保留的組,\g<1>表示第1組(就是前面的數(shù)字),\g<2>表示第2組(就是.m4a)

2022-08-23 標(biāo)簽：python 2.4k 0

python之對(duì)象和json互相轉(zhuǎn)換

assert p_list[0].__dict__ == p2_list[0].__dict__ and p_list[1].__dict__ == p...

2022-08-23 標(biāo)簽：python ASSERT JSON 4k 0

python語言之參數(shù)args與kwargs介紹

輸入的是命名位置參數(shù),例如: a=1,b=2 , 輸出的是字典{'a':1,'b':2}

2022-08-23 標(biāo)簽：python ASSERT 3.1k 0

python語言之正則re使用方法

+: 表示重復(fù)一次或者更多次,就是說如果條件一直符合的話,就連續(xù)匹配

2022-08-23 標(biāo)簽：字符串 python ASSERT 2.9k 0

python之集合set的基本步驟分享

區(qū)別就是remove的元素在set當(dāng)中沒有的話會(huì)報(bào)錯(cuò)，而discard不會(huì)

2022-08-23 標(biāo)簽：python ASSERT 3k 0

python語言之字典dict簡析

assert {'a': 1, 'b': {'c': 1, 'd': 2...

2022-08-23 標(biāo)簽：python 1.7k 0

python之列表list方法分類整理

本意是刪除所有元素,但是刪除的過程中列表發(fā)生了位移,所以刪除了 a和c

2022-08-23 標(biāo)簽：python 操作符 2.6k 0

python之字符串格式化的3種方式

# \s+ 正則表示用1個(gè)或者多個(gè)空格分割,所以am from之間的兩個(gè)空格會(huì)當(dāng)做1個(gè)分割符去分割

2022-08-23 標(biāo)簽：字符串 python 1.7k 0

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Protues

Protues

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Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
Altium Designer

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FPGA芯片

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FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
ArduBlock

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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫程序。
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識(shí)別

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FPGA開發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過去汽車電子產(chǎn)品的開發(fā)周期是漫長的，而許多汽車制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車。
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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長寬，直插，貼片，焊盤的大小，管腳的長寬，管腳的間距等）用圖形方式表現(xiàn)出來，以便可以在畫pcb圖時(shí)進(jìn)行調(diào)用。
QUARTUS II

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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
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Artix-7

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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
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面包板是由于板子上有很多小插孔，專為電子電路的無焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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時(shí)鐘源用來為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
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FPGA教程

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