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標(biāo)簽 > vhdl
VHDL全名Very-High-Speed Integrated Circuit Hardware Description Language,誕生于1982年。1987年底,VHDL被IEEE和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言 。
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通過(guò)VHDL語(yǔ)言和EPlC6Q240C8芯片實(shí)現(xiàn)16QAM調(diào)制器的設(shè)計(jì)
為了滿足現(xiàn)代通信系統(tǒng)對(duì)傳輸速率和帶寬提出的新要求。人們不斷地推出一些新的數(shù)字調(diào)制解調(diào)技術(shù)。正交幅度調(diào)制解調(diào)(quadrature ampli-tude ...
基于CPLD和VHDL實(shí)現(xiàn)時(shí)間控制器系統(tǒng)的設(shè)計(jì)
FUNC-CTRL模塊控制系統(tǒng)處于不同的功能狀態(tài),并產(chǎn)生不同的控制信號(hào)分別控制TIME-SET模塊和CLOCK模塊,而這3個(gè)模塊的輸出連接到COMPAR...
在學(xué)習(xí)一門技術(shù)之前我們往往從它的編程語(yǔ)言入手,比如學(xué)習(xí)單片機(jī)時(shí),我們往往從匯編或者C語(yǔ)言入門。
VHDL語(yǔ)言與DDS技術(shù)結(jié)合產(chǎn)生的的BPSK信號(hào)
直接數(shù)字式頻率合成器(Direct Digitalfrequency Synthesizer,DDS)是從相位概念出發(fā),直接合成所需波形的頻率合成技術(shù)。...
通過(guò)FPGA與VHDL設(shè)計(jì)三線制同步串行通信控制器并進(jìn)行功能仿真
同步串行通信在航天工程領(lǐng)域中有著廣泛的應(yīng)用,其中,三線制同步串行通信以其連線少、操作方便、通信速度快等特點(diǎn),被成功應(yīng)用在與外圍串行設(shè)備的數(shù)據(jù)通信中。
利用FPGA與VHDL語(yǔ)言實(shí)現(xiàn)多按鍵狀態(tài)識(shí)別系統(tǒng)設(shè)計(jì)
FPGA采用Altera公司EPF10K30ATC144,該器件內(nèi)核采用3.3 V供電,端口電壓為3.3V可承受5 V輸入高電平,其工作頻率高達(dá)100 ...
采用VHDL語(yǔ)言實(shí)現(xiàn)SDRAM與雙口RAM的數(shù)據(jù)傳輸系統(tǒng)設(shè)計(jì)
我們的任務(wù)是設(shè)計(jì)一個(gè)通用微處理器,它要具有語(yǔ)音、數(shù)據(jù)、圖像等多種處理功能,并具有RS232、USB等多種接口,另外由于多個(gè)通道的數(shù)據(jù)都需要進(jìn)行緩存和處理...
VHDL在通用異步串行接口中的實(shí)用設(shè)計(jì)
FPGA從實(shí)現(xiàn)粘合邏輯逐步發(fā)展成為設(shè)計(jì)平臺(tái)的核心,在電子、通信以及航空航天等領(lǐng)域得到了廣泛應(yīng)用。本人最近實(shí)現(xiàn)的中頻軟件無(wú)線電硬件平臺(tái),就以FPGA為核心...
利用VHDL語(yǔ)言和格雷碼對(duì)地址進(jìn)行編碼的異步FIFO的設(shè)計(jì)
FIFO (先進(jìn)先出隊(duì)列)是一種在電子系統(tǒng)得到廣泛應(yīng)用的器件,通常用于數(shù)據(jù)的緩存和用于容納異步信號(hào)的頻率或相位的差異。FIFO的實(shí)現(xiàn)通常是利用雙口RAM...
2019-08-02 標(biāo)簽:數(shù)據(jù)edavhdl 3.1k 0
基于FPGA硬件實(shí)現(xiàn)H.264變換量化整體結(jié)構(gòu)的設(shè)計(jì)方案
H.264高效的編碼效率是以其高復(fù)雜性為代價(jià)的,因此制約了它在高分辨率、實(shí)時(shí)處理等方面的應(yīng)用。而FPGA器件采用流水控制策略和并行處理方式,可為H.26...
基于VHDL語(yǔ)言和FPGA開發(fā)板實(shí)現(xiàn)數(shù)字秒表的設(shè)計(jì)
應(yīng)用VHDL語(yǔ)言設(shè)計(jì)數(shù)字系統(tǒng),很多設(shè)計(jì)工作可以在計(jì)算機(jī)上完成,從而縮短了系統(tǒng)的開發(fā)時(shí)間,提高了工作效率。本文介紹一種以FPGA為核心,以VHDL為開發(fā)工...
MOORE型有限狀態(tài)機(jī)的設(shè)計(jì)方案分析
隨著微電子技術(shù)的迅速發(fā)展,人們對(duì)數(shù)字系統(tǒng)的需求也在提高。不僅要有完善的功能,而且對(duì)速度也提出了很高的要求。對(duì)于大部分?jǐn)?shù)字系統(tǒng),都可以劃分為控制單元和數(shù)據(jù)...
基于QuartusⅡ開發(fā)環(huán)境與VHDL語(yǔ)言的16路可調(diào)彩燈控制器的設(shè)計(jì)
QuartusⅡ是Altera公司在21世紀(jì)初推出的FPGA/CPLD集成開發(fā)環(huán)境,是Altera公司前一代FPGA/CPLD集成開發(fā)環(huán)境Max+Plu...
采用VHDL預(yù)言實(shí)現(xiàn)基于Petri網(wǎng)的并行控制器設(shè)計(jì)并進(jìn)行仿真驗(yàn)證
Petri網(wǎng)是離散事件系統(tǒng)建模的重要工具,本文使用硬件描述語(yǔ)言VHDL實(shí)現(xiàn)了基于Petri網(wǎng)的并行控制器。文中通過(guò)一個(gè)液位控制系統(tǒng)實(shí)例具體介紹了這一方法...
利用VHDL語(yǔ)言與FPGA器件設(shè)計(jì)數(shù)字日歷
本文介紹如何利用VHDL硬件描述語(yǔ)言設(shè)計(jì)一個(gè)具有年、月、日、星期、時(shí)、分、秒計(jì)時(shí)顯示功能,時(shí)間調(diào)整功能和整點(diǎn)報(bào)時(shí)功能的數(shù)字日歷。在QuartusⅡ開發(fā)環(huán)...
采用VHDL語(yǔ)言實(shí)現(xiàn)數(shù)據(jù)采集與控制系統(tǒng)軟IP核的設(shè)計(jì)
現(xiàn)代模擬仿真技術(shù)廣泛應(yīng)用在系統(tǒng)設(shè)計(jì)、系統(tǒng)分析以及教育訓(xùn)練中。在模擬過(guò)程中,存在大量向前端模擬裝置或仿真模塊發(fā)送指令數(shù)據(jù),以及從模擬工作設(shè)備上讀取狀態(tài)參量...
2019-05-03 標(biāo)簽:fpga控制系統(tǒng)vhdl 3.1k 0
采用VHDL語(yǔ)言實(shí)現(xiàn)線性分組碼編/譯碼器的設(shè)計(jì)與仿真驗(yàn)證
在通信系統(tǒng)中,由于信道存在大量的噪聲和干擾,使得經(jīng)信道傳輸后的接收碼與發(fā)送碼之間存在差異,出現(xiàn)誤碼。在數(shù)字通信系統(tǒng)中常采用差錯(cuò)控制信道編碼技術(shù),以此來(lái)減...
用FPGA器件與VHDL語(yǔ)言實(shí)現(xiàn)曼徹斯特碼編解碼器的設(shè)計(jì)
曼徹斯特碼編碼、解碼器是1553B總線接口中不可缺少的重要組成部分。曼徹斯特碼編解碼器設(shè)計(jì)的好壞直接影響總線接口的性能。本文介紹的是MIL-STD-15...
采用VHDL語(yǔ)言和PLD的可控納秒級(jí)脈沖信號(hào)發(fā)生器的設(shè)計(jì)
設(shè)計(jì)采用的XILINX公司的復(fù)雜可編程邏輯器件(CPLD)幾乎可適用于所有的門陣列和各種規(guī)模的數(shù)字集成電路,他以其編程方便、集成度高、速度快、價(jià)格低等特...
基于VHDL的交通燈控制器設(shè)計(jì)方案、源程序與仿真分析介紹
應(yīng)用VHDL語(yǔ)言設(shè)計(jì)數(shù)字系統(tǒng),大部分設(shè)計(jì)工作可在計(jì)算機(jī)上完成,從而縮短系統(tǒng)開發(fā)時(shí)間,提高工作效率。下面介紹基于VHDL設(shè)計(jì)交通燈控制器的一種方案,并給出...
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