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標(biāo)簽 > zynq
賽靈思公司(Xilinx)推出的行業(yè)第一個(gè)可擴(kuò)展處理平臺(tái)Zynq系列。旨在為視頻監(jiān)視、汽車駕駛員輔助以及工廠自動(dòng)化等高端嵌入式應(yīng)用提供所需的處理與計(jì)算性能水平。
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ZYNQ Linux操作系統(tǒng)移植四個(gè)部分說明文檔
一、組成 ZYNQ上面移植Linux操作系統(tǒng)包括四個(gè)部分,uboot,devicetree,kernel,ramdisk. 其中uboot類似于bios...
2020-12-14 標(biāo)簽:Linux操作系統(tǒng)Zynq 6.5k 0
在實(shí)際開發(fā)中,我們會(huì)經(jīng)常使用到LCD屏,LCD屏的種類有很多種,對應(yīng)的使用方法也有所不同,但是,在ZYNQ 圖像傳輸開發(fā)中,思路大體類似,下面介紹在ZY...
Vivado中進(jìn)行ZYNQ硬件部分設(shè)計(jì)方案
ZYNQ概述 ZYNQ內(nèi)部包含PS和PL兩部分,PS中包含以下4個(gè)主要功能模塊: Application processor unit (APU) Me...
一種基于ZYNQ的Retinex實(shí)時(shí)圖像去霧方法
傳統(tǒng)Retinex算法中對圖像R、G、B 3個(gè)通道分別進(jìn)行處理,容易造成顏色失真,而且在硬件實(shí)現(xiàn)中計(jì)算量非常大,難以滿足系統(tǒng)的實(shí)時(shí)性要求。因此,本...
【ZYNQ Ultrascale+ MPSOC FPGA教程】第三十章自定義IP實(shí)驗(yàn)
創(chuàng)建自己的IP核有很多好處,例如系統(tǒng)設(shè)計(jì)定制化;設(shè)計(jì)復(fù)用,可以在在IP核中加入license, 有償提供給別人使用;簡化系統(tǒng)設(shè)計(jì)和縮短設(shè)計(jì)時(shí)間。用ZYN...
【ZYNQ Ultrascale+ MPSOC FPGA教程】第十六章7寸液晶屏顯示實(shí)驗(yàn)
LCD屏顯示方式從屏幕左上角一點(diǎn)開始,從左向右逐點(diǎn)顯示,每顯示完一行,再回到屏幕的左邊下一行的起始位置,在這期間,需要對行進(jìn)行消隱,每行結(jié)束時(shí),用行同步...
【ZYNQ Ultrascale+ MPSOC FPGA教程】第八章FPGA片內(nèi)FIFO讀寫測試實(shí)驗(yàn)
FIFO: First in, First out代表先進(jìn)的數(shù)據(jù)先出,后進(jìn)的數(shù)據(jù)后出。Xilinx在VIVADO里為我們已經(jīng)提供了FIFO的IP核, 我...
【ZYNQ Ultrascale+ MPSOC FPGA教程】第十三章RS485實(shí)驗(yàn)
RS485與RS422類似,也是采用差分信號(hào)傳輸,但RS485是半雙工傳輸,也就是說,同一時(shí)刻只能有一個(gè)方向的數(shù)據(jù)傳輸。而且接口也比RS422少,只有差...
【ZYNQ Ultrascale+ MPSOC FPGA教程】第六章FPGA片內(nèi)RAM讀寫測試實(shí)驗(yàn)
RAM是FPGA中常用的基礎(chǔ)模塊,可廣泛用于緩存數(shù)據(jù)的情況,同樣它也是ROM,F(xiàn)IFO的基礎(chǔ)。本實(shí)驗(yàn)將為大家介紹如何使用FPGA內(nèi)部的RAM以及程序?qū)υ?..
【ZYNQ Ultrascale+ MPSOC FPGA教程】第十一章RS232實(shí)驗(yàn)
AN3485模塊的RS232接口采用MAX3232芯片實(shí)現(xiàn)RS232和+3.3V TTL電平的轉(zhuǎn)換。TTL電平的串口接收和發(fā)送信號(hào)(RXD, TXD)連...
Xilinx Zynq系統(tǒng)如何實(shí)現(xiàn)IEEE1588協(xié)議
IEEE1588/PTP 協(xié)議是實(shí)時(shí)工業(yè)軟件的一個(gè)重要的協(xié)議,本博文討論該協(xié)議在Xilinx Zynq 系統(tǒng)·上如何實(shí)現(xiàn)IEEE1588 協(xié)議。
ALINX教程分享_Zynq UltraScale+ MPSoC PYNQ3.1.2移植
本教程在 Ubuntu22.04.1 虛擬機(jī)中安裝了 Xilinx 2024.1 的開發(fā)環(huán)境,基于該環(huán)境從源碼編譯 PYNQ 3.1.2 工程,生成能夠...
【ZYNQ Ultrascale+ MPSOC FPGA教程】第五章Vivado下PLL實(shí)驗(yàn)
PLL(phase-locked loop),即鎖相環(huán)。是FPGA中的重要資源。由于一個(gè)復(fù)雜的FPGA系統(tǒng)往往需要多個(gè)不同頻率,相位的時(shí)鐘信號(hào)。所以,一...
《基于“礦板”低成本學(xué)習(xí)Zynq系列》之三-vitis安裝
Xilinx提供了一整套開發(fā)環(huán)境用于其FPGA和SOC的開發(fā),主要包括硬件部分和軟件部分的開發(fā)工具,之前硬件部分是vivado軟件部分是sdk,現(xiàn)在統(tǒng)一...
通過上電復(fù)位(POR),將PMU(平臺(tái)管理單元/Platform Management Unit)從復(fù)位狀態(tài)喚醒
我們先看有哪三種GPIO:MIO、EMIO、AXI_GPIO。其中MIO和EMIO是直接掛在PS上的GPIO。而AXI_GPIO是通過AXI總線掛在PS...
基于zynq7000的linux系統(tǒng)搭建設(shè)計(jì)
Zynq器件將arm和FPGA結(jié)合,利用了兩者各自的優(yōu)勢,arm可以實(shí)現(xiàn)靈活的控制,而FPGA部分可以實(shí)現(xiàn)算法加速,這大大擴(kuò)展了zynq的應(yīng)用。比如深度...
Xilinx合作伙伴和客戶展示了他們?nèi)绾问褂肸ynq仿真平臺(tái)。
《基于“礦板”低成本學(xué)習(xí)Zynq系列》之五-XADC改造與測試
本文轉(zhuǎn)自公眾號(hào)歡迎關(guān)注 《基于“礦板”低成本學(xué)習(xí)Zynq系列》之四-第一個(gè)工程HelloWorld一下 (qq.com) 一.前言 前面我們了解了板子的...
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