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電子發(fā)燒友網(wǎng)>EDA/IC設(shè)計>

EDA/IC設(shè)計

電子發(fā)燒友網(wǎng)本欄目為EDA/IC設(shè)計專區(qū),有豐富的EDA/IC設(shè)計應用知識與EDA/IC設(shè)計資料,可供EDA/IC行業(yè)人群學習與交流。

EDA技術(shù)中的常用軟件與仿真工具介紹

EDA工具層出不窮,目前進入我國并具有廣泛影響的EDA軟件有:EWB、PSPICE、OrCAD、PCAD、Protel、ViewLogic、Mentor、Graphics、Synopsys、LSIlogic、Cadence、MicroSim等等。...

2019-10-10 標簽:IC設(shè)計PCB設(shè)計EDA技術(shù) 10694

手指印會造成PCB板產(chǎn)生哪些不良的影響

“手指印”是PCB的一大禍害,也是造成PCB不良報廢和終端用戶可靠性劣化的主要原因之一。而PCB板制造幾乎每個環(huán)節(jié)都貫穿人工操作,只有制造業(yè)界的每一成員養(yǎng)成良好的習慣,杜絕裸手觸板,...

2019-10-10 標簽:PCB板 2228

PCB柔性電路的功能及優(yōu)點介紹

PCB柔性電路提供了優(yōu)良的電性能。較低的介電常數(shù)允許電信號快速傳輸;良好的熱性能使組件易于降溫;較高的玻璃轉(zhuǎn)化溫度或熔點使得組件在更高的溫度下良好運行。...

2019-10-10 標簽:pcb柔性電路 1820

高速PCB設(shè)計中的布線技巧解析

高速PCB設(shè)計中的布線技巧解析

直角走線直角走線一般是PCB布線中要求盡量避免的情況,也幾乎成為衡量布線好壞的標準之一,那么直角走線究竟會對信號傳輸產(chǎn)生多大的影響呢?從原理上說,直角走線會使傳輸線的線寬發(fā)生...

2019-10-10 標簽:布線高速PCB設(shè)計蛇形線直角走線差分走線布線直角走線蛇形線高速PCB設(shè)計 3851

allegro設(shè)置SCH和pcb文件的默認打開方式方法

allegro設(shè)置SCH和pcb文件的默認打開方式方法

設(shè)計好的SCH和pcb文件我都需要先打開軟件,通過軟件才能打開工程文件,allegro 不能設(shè)置成默認打開方式...

2019-10-13 標簽:pcbPCB設(shè)計allegroSCH可制造性設(shè)計華秋DFM 22030

Altium Designer導出Cadence網(wǎng)表的步驟

Altium Designer導出Cadence網(wǎng)表的步驟

本文,主要描述了,如何使用Altium Desginer 導出Cadence可以使用的網(wǎng)表...

2019-10-13 標簽:pcbaltiumCadence可制造性設(shè)計華秋DFM可制造性設(shè)計分析 13344

如何處理BGA芯片的零件走線

如何處理BGA芯片的零件走線

BGA是PCB上常用的組件,通常CPU、NORTH BRIDGE、SOUTH BRIDGE、AGP CHIP、CARD BUS CHIP…等,大多是以bga的型式包裝,簡言之,80﹪的高頻信號及特殊信號將會由這類型的package內(nèi)拉出。因此,如何處理BGA p...

2019-10-10 標簽:布線走線BGA芯片 2345

如何避免PCB印刷線路板地回流電流造成的失真影響

如何避免PCB印刷線路板地回流電流造成的失真影響

電流流過阻抗最小路徑的概念是不正確的。電流在全部不同阻抗路徑的多少與其電導率成比例。在一個地平面,常常有不止一個大比例地電流流經(jīng)的低阻抗路徑:一個路徑直接連至旁路電容;另...

2019-10-10 標簽:pcb印刷電路板失真 2858

基于一個結(jié)合MDA-EDA電子散熱仿真的解決方案FloTHERMXT解析

基于一個結(jié)合MDA-EDA電子散熱仿真的解決方案FloTHERMXT解析

據(jù)相關(guān)數(shù)據(jù)顯示,PCB板的面積已經(jīng)縮小一半,而板上集成的元器件卻增加了3.5倍,整個PCB板的集成密度增加了7倍。PCB板和系統(tǒng)在朝著密度更高、速度更快、發(fā)熱量更大的方向發(fā)展。另外,由于...

2019-10-09 標簽:pcbedaedaFloTHERMpcbPCB電子散熱仿真 4378

如何利用市面上流行的EDA工具來實現(xiàn)PCB的設(shè)計

電路板尺寸和布線層數(shù)需要在設(shè)計初期確定。如果設(shè)計要求使用高密度球柵數(shù)組(BGA)組件,就必須考慮這些器件布線所需要的最少布線層數(shù)。布線層的數(shù)量以及層疊(stack-up)方式會直接影響...

2019-10-09 標簽:EDA工具PCB設(shè)計布線 1808

PCB柔性電路的優(yōu)點和功能介紹

PCB柔性電路可以移動、彎曲、扭轉(zhuǎn),而不損壞導線,可以有不同形狀和特別的封裝尺寸。其僅有的限制是體積空間問題。由于可以承受數(shù)百萬次的動態(tài)彎曲,柔性電路可以很好地適用于連續(xù)運動...

2019-10-09 標簽:pcb柔性電路 1763

高速PCB設(shè)計時所面臨的信號完整性問題解決方法

高速PCB設(shè)計時所面臨的信號完整性問題解決方法

在PCB中,從設(shè)計的角度來看一個過孔主要由兩部分組成:中間的鉆孔和鉆孔周圍的焊盤。有名為fulonm的工程師請教嘉賓焊盤對高速信號有何影響,對此,李寶龍表示:焊盤對高速信號有影響,其...

2019-10-09 標簽:信號完整性數(shù)字電路高速PCB設(shè)計 1214

如何在PCB板設(shè)計時正確的選擇磁珠

磁珠是用來吸收超高頻信號,象一些RF電路,PLL,振蕩電路,含超高頻存儲器電路(DDR SDRAM,RAMBUS等)都需要在電源輸入部分加磁珠...

2019-10-09 標簽:磁珠PCB板設(shè)計 1896

protel技術(shù)進行印制板設(shè)計時遇到的常見問題解析

自動布線的布通率,依賴于良好的布局,布線規(guī)則可以預先設(shè)定,包括走線的彎曲次數(shù)、導通孔的數(shù)目、步進的數(shù)目等。一般先進行探索式布經(jīng)線,快速地把短線連通,然后進行迷宮式布線,先...

2019-10-09 標簽:PCB設(shè)計PROTEL印制板設(shè)計PCB設(shè)計PROTEL印制板設(shè)計自動布線 2403

如何抑制PCB電路中的共阻干擾

如何抑制PCB電路中的共阻干擾

共阻干擾是由PCB上大量的地線造成。當兩個或兩個以上的回路共用一段地線時,不同的回路電流在共用地線上產(chǎn)生一定壓降,此壓降經(jīng)放大就會影響電路性能;當電流頻率很高時,會產(chǎn)生很大的...

2019-10-08 標簽:pcbpcbPCB共阻抗抗干擾 1500

PCB印刷導線的基本布線規(guī)則說明

PCB印刷導線的基本布線規(guī)則說明

線間距:當為1.5MM(約為60MIL)時,線間絕緣電阻大于20M歐,線間最大耐壓可達300V,當線間距為1MM(40MIL)時,線間最大耐壓為200V,因此,在中低壓(線間電壓不大于200V)的電路板上,線間距取...

2019-10-08 標簽:pcb印刷電路板布線 4575

基于Protel 99SE軟件的PLD設(shè)計

基于Protel 99SE軟件的PLD設(shè)計

PLD(可編程邏輯器件)是一種數(shù)字集成電路的半成品,在其芯片上按一定排列方式集成了大量的門和觸發(fā)器等基本邏輯元件,使用者可利用某種開發(fā)工具對其進行加工,即按設(shè)計要求將這些片內(nèi)...

2019-10-08 標簽:Protel 99SEPLD芯片CPLD設(shè)計PLD芯片Protel 99SE 3329

SONNET中的工藝技術(shù)層介紹

SONNET中的工藝技術(shù)層介紹

在14版本中,SONNET新引入了一種名為工藝技術(shù)層的屬性定義層,以實現(xiàn)EDA框架和設(shè)計流程的平滑過渡。該工藝技術(shù)層實際上是用戶創(chuàng)建的EM工程中 的多個屬性對象的集合體,其中包括了很多基本...

2019-10-08 標簽:edaeda工藝技術(shù) 2890

Cadence PCB設(shè)計組件

Cadence PCB設(shè)計組件

Cadence工具包含IC設(shè)計組件和PCB設(shè)計組件,從現(xiàn)在開始學習PCB設(shè)計組件,并對比曾經(jīng)的Altium(Protel)...

2019-11-02 標簽:pcbCadence 4343

Cadence PCB封裝制作流程

Cadence PCB封裝制作流程

區(qū)別于altium的一庫走天下,cadence的PCB套件流程中,PCB封裝的制作需要單獨制作pad,然后繪制封裝。這兩步的工具分別為Padstack和PCB Editor...

2019-11-02 標簽:pcbCadence焊盤 10945

PCB電路板的熱設(shè)計原則解析

引起印制板溫升的直接原因是由于電路功耗器件的存在,電子器件均不同程度地存在功耗,發(fā)熱強度隨功耗的大小變化。印制板中溫升的2種現(xiàn)象:局部溫升或大面積溫升;短時溫升或長時間溫...

2019-10-08 標簽:PCB電路板熱設(shè)計 5225

電子元器件電路板的組裝技術(shù)介紹

IC封裝一直落后于IC芯片本身固有的能力。我們希望裸芯片和封裝的芯片之間的性能縫隙減小,這就促進了新的設(shè)計和新的封裝技術(shù)的發(fā)展。在新的封裝設(shè)計中,多芯片封裝(CSP)包含了一個以...

2019-09-30 標簽:pcb電子元器件電路板IC封裝 4574

如何使用EDA工具來提供便捷高效的設(shè)計環(huán)境

如何使用EDA工具來提供便捷高效的設(shè)計環(huán)境

如今FPGA已進入硅片融合時代,集成了DSP、ARM等,這種混合系統(tǒng)架構(gòu)需要更好的開發(fā)環(huán)境,如嵌入式軟件工具OS支持、DSP編程、基于C語言的編程工具、系統(tǒng)互聯(lián)、綜合和仿真以及時序分析。...

2019-09-30 標簽:asicEDA工具asicASSPEDA工具 1426

PCB板設(shè)計中匹配電阻的作用解析

PCB板設(shè)計中匹配電阻的作用解析

阻抗匹配阻抗匹配是指信號源或者傳輸線跟負載之間的一種合適的搭配方式。根據(jù)接入方式阻抗匹配有串行和并行兩種方式;根據(jù)信號源頻率阻抗匹配可分為低頻和高頻兩種。...

2019-09-30 標簽:PCB板PCB板匹配電阻 4723

如何使用IBIS模型進行PCB信號完整性分析

以下為單板層的排布的具體探討:*四層板,優(yōu)選方案1,可用方案3方案電源層數(shù)地層數(shù)信號層數(shù)1 2 3 4 1 1 1 2 S G P S 2 1 2 2 G S S P 3 1 1 2 S P G S方案1此方案四層PCB的主選層設(shè)置方案,在元件面下有一...

2019-09-30 標簽:pcb信號完整性IBIS模型pcbPCB信號完整性 3147

BGA芯片的布局和布線設(shè)計方法解析

BGA芯片的布局和布線設(shè)計方法解析

BGA是PCB上常用的組件,通常CPU、NORTH BRIDGE、SOUTH BRIDGE、AGP CHIP、CARD BUS CHIP…等,大多是以bga的型式包裝,簡言之,80﹪的高頻信號及特殊信號將會由這類型的package內(nèi)拉出。...

2019-09-29 標簽:pcbBGA芯片布局布線 7788

電路板并行設(shè)計的技巧和方法解析

自從20世紀90年代在電路板設(shè)計中廣泛采用CAD以來,制造領(lǐng)域通過自動化和工藝優(yōu)化手段一直在不斷地提高設(shè)計生產(chǎn)力。不幸的是,隨著電路設(shè)計軟件技術(shù)的不斷創(chuàng)新,要求支持新的信號、元器...

2019-09-29 標簽:電路板eda 1496

如何避免印刷線路板PCB設(shè)計的失真影響

如何避免印刷線路板PCB設(shè)計的失真影響

電流流過阻抗最小路徑的概念是不正確的。電流在全部不同阻抗路徑的多少與其電導率成比例。在一個地平面,常常有不止一個大比例地電流流經(jīng)的低阻抗路徑:一個路徑直接連至旁路電容;另...

2019-09-29 標簽:PCB設(shè)計失真印刷線路板 1109

差分線對的工作原理以及注意事項

差分線對的工作原理以及注意事項

在差分線對中,正負兩邊都必須始終在相同的環(huán)境下沿著傳輸路徑傳送。正負兩邊必須緊靠在一起,以使正負信號經(jīng)由這些信號上相應點的電磁場而彼此耦合。差分線對是對稱的,因此它們的環(huán)...

2019-09-29 標簽:pcbPCB設(shè)計差分線可制造性設(shè)計華秋DFM 14919

如何測試一個新設(shè)計的PCB電路板是否存在故障

然后就是安裝元件了。相互獨立的模塊,如果您沒有把握保證它們工作正常時,最好不要全部都裝上,而是一部分一部分的裝上(對于比較小的電路,可以一次全部裝上),這樣容易確定故障范...

2019-09-29 標簽:PCB電路板 1430

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