求源代碼

2017-05-04 標(biāo)簽：DDS

明德?lián)Pfpga設(shè)計模塊劃分常用架構(gòu)

2017-05-04 標(biāo)簽：Verilog

硬件設(shè)計，激光測距

2017-05-04

基于FPGA的100G網(wǎng)絡(luò)分流器關(guān)鍵技術(shù)

2017-05-04

求教ise 14.7中的viterbi譯碼器破解

2017-05-04 標(biāo)簽：譯碼器

【DIGILENT挑戰(zhàn)賽】+電子相框

2017-05-03

FPGA入門與提高，北理工內(nèi)部資料

2017-05-03 標(biāo)簽：嵌入式

fpga輸出調(diào)制信號

2017-05-03 標(biāo)簽：高電平

比較器輸出電平與FPGA連接問題

2017-05-02

【請教】quartus ii 16.1下載工程是使用哪種下載器？

2017-05-02

quartus仿真雙口RAM 實現(xiàn)跨時鐘域通信

2017-05-02

quartus 12.1生成NCO IP 核失敗，卡死問題

2017-05-02 標(biāo)簽：IP核

數(shù)字時鐘LCD1602顯示出現(xiàn)了一些問題，請大神圍觀

2017-05-02

基于multisim的搶答器倒計時如何設(shè)置

2017-05-02 標(biāo)簽：搶答器

仿真結(jié)果為啥步正確呢？？？

2017-05-02 標(biāo)簽：仿真

求助用verilog寫一個FSM(finite state machine）有限狀態(tài)機(jī)

2017-05-02 標(biāo)簽：有限狀態(tài)機(jī)Verilog狀態(tài)機(jī)

請教一下，為什么modelsim一下子出不了波形圖，而必須按一下run all，他走一點點，再按一下走一點點，很煩

2017-05-02

CPLD模塊輸出自定義

2017-05-02 標(biāo)簽：CPLD

quartus13.1用自帶的modelsim_altera仿真報錯

2017-05-01

為什么在FPGA中讀取FIFO時，讀的第一個數(shù)據(jù)和第二個數(shù)據(jù)之間會有兩個時鐘周期的延遲呢？

2017-04-30 標(biāo)簽：FIFOVerilog

【DIGILENT挑戰(zhàn)賽】arty artix 7- 35t 測試第6篇 代碼詳解，上傳妹紙照片，項目結(jié)束

2017-04-29

quartus ii 9.0 verilog 仿真報錯，求助

2017-04-29 標(biāo)簽：仿真QUARTUS

Verilog中#號的用法請教

2017-04-29 標(biāo)簽：Verilog

求解答啊為什么這兩個模塊在模塊里話后會出錯啊，求大神解決！

2017-04-28

【DIGILENT挑戰(zhàn)賽】WiFi電子鋼琴

2017-04-28

595芯片的輸入，用595控制16x16點陣的列，怎么把只讀存儲器的并行數(shù)據(jù)轉(zhuǎn)化為串行數(shù)據(jù)，怎么輸出latch和clk？

2017-04-28

【DIGILENT挑戰(zhàn)賽】arty artix 7- 35t 測試第5篇 問題解決，點亮屏幕

2017-04-27 標(biāo)簽：電源

請教時序約束中offset問題

2017-04-27 標(biāo)簽：SDRAM

4:1無損壓縮視頻？怎么做到的？

2017-04-27 標(biāo)簽：Xilinx

SAA7113輸出的是ITU656格式，SAA7121輸入的也是ITU656格式，為什么不能直接相連

2017-04-27