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可編程邏輯

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FPGA時序約束理論篇之時序路徑與時序模型

2020-04-21

FPGA學(xué)習(xí)指南合集：Verilog HDL那些事兒（建模篇，時序篇，整合篇）

2020-04-20 標(biāo)簽：verilog HDL FPGA

在Altera系列fpga上搭建cortex m3內(nèi)核，添加攝像頭外設(shè)的問題

2020-04-19 標(biāo)簽：Cortex-M3 FPGA 軟核

?影響FPGA時序的進(jìn)位鏈（Carry Chain），你用對了么？？

2020-04-19

Altera FPGA_CPLD設(shè)計（基礎(chǔ)篇 + 高級篇）掃描版

2020-04-18 標(biāo)簽：基礎(chǔ)篇高級篇 Altera

夏宇聞-Verilog HDL數(shù)字設(shè)計與綜合（第二版）

2020-04-18

2020-04-18

2020-04-17

2020-04-16

2020-04-15 標(biāo)簽：FPGA AXI總線

補(bǔ)充

2020-04-15

急求quartus ii 13.1波形仿真問題，求大神回帖

2020-04-15

EPM7256AE芯片

2020-04-15 標(biāo)簽：pcb設(shè)計 CPLD芯片 CPLD

Notepad++編輯器——Verilog代碼片段和語法檢查

2020-04-15

基于FPGA的SDRAM控制器設(shè)計（原創(chuàng)分享） —自動刷新設(shè)計

2020-04-15 標(biāo)簽：FPGA SDRAM

【原創(chuàng)】基于FPGA的M序列發(fā)生器設(shè)計

2020-04-15 標(biāo)簽：FPGA

Namisoft解析FPGA在直流電機(jī)位置控制中的應(yīng)用

2020-04-15

【原創(chuàng)】基于FPGA的漢明碼編碼解碼設(shè)計

2020-04-15 標(biāo)簽：FPGA

《FPGA至簡設(shè)計原理與應(yīng)用》學(xué)習(xí)筆記——1位閃爍燈設(shè)計

2020-04-15 標(biāo)簽：FPGA CPLD

請教大神：基于Zynq_UltraScale+_MPSoCs系列FPGA的PCIe（Endpoint模式）如何開發(fā)？有無模板？

2020-04-14

幀差法FPGA實現(xiàn)原理

2020-04-12 標(biāo)簽：FPGA 幀差法移動目標(biāo)檢測

計數(shù)器及分頻器設(shè)計

2020-04-12

verilog常用語法一讓您的FPGA設(shè)計更輕松

2020-04-11

萌新正在寫關(guān)于數(shù)碼管顯示的verilog代碼

2020-04-10 標(biāo)簽：FPGA Verilog 數(shù)碼管

基于 FPGA 硬件設(shè)計DDS的跳頻信號產(chǎn)生系統(tǒng)

2020-04-10

一個關(guān)于狀態(tài)機(jī)的狀態(tài)跳變問題，請大家看看是哪里邏輯不夠嚴(yán)密？

2020-04-10 標(biāo)簽：FPGA

定時器和數(shù)碼管

2020-04-09

XILLINX VIVADO快速上手-HDL流程-內(nèi)含視頻、工程和中文版ppt

2020-04-09 標(biāo)簽：Xilinx Xilinx Vivado HLx Xilinx FPGA

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2020-04-09 標(biāo)簽：FPGA

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2020-04-08

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