新型材料的出現(xiàn)和加工工藝水平的不斷提高，以及高靈敏度 CCD 器件和電子學技術(shù)的飛速發(fā)展，使得高分辨率光學遙感器成為世界各國在空間遙感領域研究的熱點。其中，高分辨率相機系統(tǒng)作為偵察手段之一而倍受關注。

由于沒有地球大氣層的保護，系統(tǒng)在空間的工作環(huán)境比地面環(huán)境惡劣、復雜得多。來自銀河系，包括太陽的高能帶電粒子的轟擊、氣候的變化無常、力學環(huán)境的沖擊，使可靠性成為控制系統(tǒng)設計中的關鍵問題，而其中的電磁兼容性(EMC)設計又是可靠性設計的重要一環(huán)。

在新產(chǎn)品研發(fā)階段就進行 EMC 設計，比等到產(chǎn)品 EMC 測試不合時再才進行改進，費用可以大大節(jié)省，效率可以大大提高；反之，效率就會降低，費用就會增加。因此在控制系統(tǒng)板級設計時，就要求我們盡量多地考慮 EMC 問題，力求將 EMI 降到最低。

01
形成干擾的基本要素

各種形式的電磁干擾(EMI)是影響電子設備電磁兼容性的主要因素，在電子系統(tǒng)設計中，為避免干擾，應當首先了解形成干擾的基本要素。形成干擾的基本要素有三個。

1.1 干擾源

干擾源，指產(chǎn)生干擾的元件、設備或信號。干擾源一般分為內(nèi)部和外部兩種。內(nèi)部干擾是電子設備內(nèi)部各元部件之間的相互干擾。例如：(1)工作電源通過線路的分布電容和絕緣電阻產(chǎn)生漏電而造成的干擾;(2)信號通過地線、電源和傳輸導線的阻抗互相耦合，或?qū)Ь€之間的互感造成的干擾;(3)設備或系統(tǒng)內(nèi)部某些元件發(fā)熱，影響元件本身或其他元件的穩(wěn)定性造成的干擾;(4)大功率和高電壓部件產(chǎn)生的磁場、電場通過耦合影響其它部件造成的干擾。

外部干擾是電子設備或系統(tǒng)以外的因素對線路、設備或系統(tǒng)的干擾。例如：(1)外部的高電壓、電源通過絕緣漏電而干擾電子線路、設備或系統(tǒng);(2)外部大功率的設備在空間產(chǎn)生很強的磁場，通過互感耦合干擾電子線路、設備或系統(tǒng);(3)空間電磁對電子線路或系統(tǒng)產(chǎn)生的干擾;(4)工作環(huán)境溫度不穩(wěn)定，引起電子線路、設備或系統(tǒng)內(nèi)部元器件參數(shù)改變造成的干擾。

1.2 供能量傳輸?shù)穆窂?/p>

傳播路徑，指干擾從干擾源傳播到敏感器件的通路或媒介。典型的干擾傳播路徑有以下三種。

(1) 當干擾源的頻率較高，干擾信號的波長又比被干擾對象的結(jié)構(gòu)尺寸小，或者干擾源與被干擾者之間的距離 r≥λ/2π時，則干擾信號可以認為是輻射場，它以平面電磁波形式向外輻射電磁場能量進入被干擾對象的通路。

(2) 干擾信號以漏電和耦合形式，通過絕緣支撐物(包括空氣)為媒介，經(jīng)公共阻抗的耦合進入被航空航天干擾的線路、設備或系統(tǒng)。

(3) 干擾信號還可以通過直接傳導方式進入線路、設備或系統(tǒng)。

1.3 接收器

接收器一般是敏感器件，指容易被干擾的器件。并且當電磁干擾強度超過允許的界限時，這個器件會發(fā)生紊亂。如：A/D、D/A 轉(zhuǎn)換器、單片機，數(shù)字集成電路，弱信號放大器等。

02
抗干擾設計

2.1 抑制干擾源

抑制干擾源就是盡可能地減小干擾源的 du/dt，di/dt。這是抗干擾設計中最優(yōu)先考慮和最重要的原則，常常會起到事半功倍的效果。減小干擾源的 du/dt 主要是通過在干擾源兩端并聯(lián)電容來實現(xiàn)。減小干擾源的 di/dt 則通過在干擾源回路串聯(lián)電感或電阻以及增加續(xù)流二極管來實現(xiàn)。抑制干擾源的常用措施如下。

(1) 繼電器線圈增加續(xù)流二極管，消除斷開線

圈時產(chǎn)生的反電動勢干擾。僅添加續(xù)流二極管會使繼電器的斷開時間滯后，增加穩(wěn)壓二極管后繼電器在單位時間內(nèi)可動作更多的次數(shù)。

(2) 在繼電器接點兩端并接火花抑制電路(一般是 RC 串聯(lián)電路，電阻一般選幾千到幾萬歐姆，電容選 0.01μF)，減小電火花影響。

(3) 給電機加濾波電路，注意使電容、電感引線盡量短。

(4) 電路板上每個 IC 要并接一個 0.01μF～0.1μF 高頻電容，以減小 IC 對電源的影響。注意高頻電容的布線，連線應靠近電源端并盡量粗短，否則，等于增大了電容的等效串聯(lián)電阻，會影響濾波效果。

(5) 布線時避免 90°折線，減少高頻噪聲發(fā)射。

(6) 可控硅兩端并接 RC 抑制電路，減小可控硅產(chǎn)生的噪聲。

2.2 切斷干擾路徑

高頻干擾噪聲和有用信號的頻帶不同，可以通過在導線上增加濾波器的方法切斷高頻干擾噪聲的傳播，有時也可加隔離光耦來解決。電源噪聲的危害最大，要特別注意處理。輻射干擾一般的解決方法是增加干擾源與敏感器件的距離，用地線把它們隔離和在敏感器件上加屏蔽罩。切斷干擾傳播路徑的常用措施如下。

(1) 充分考慮電源對單片機的影響。電源做得好，整個電路的抗干擾就解決了一大半。許多單片機對電源噪聲很敏感，要給單片機電源加濾波電路或穩(wěn)壓器，以減小電源噪聲對單片機的干擾。比如，可以利用磁珠和電容組成π形濾波電路，當然條件要求不高時也可用 100Ω電阻代替磁珠。

(2) 如果單片機的 I/O 口用來控制電機等噪聲器件，在 I/O 口與噪聲源之間應加隔離(增加π形濾波電路)。

(3) 注意晶振布線。晶振與單片機引腳盡量靠近，用地線把時鐘區(qū)隔離起來，晶振外殼接地并固定。此措施可解決許多疑難問題。

(4) 電路板合理分區(qū)，如強、弱信號，數(shù)字、模擬信號分開。盡可能把干擾源(如電機，繼電器)與敏感元件(如單片機)遠離。

(5) 用地線把數(shù)字區(qū)與模擬區(qū)隔離，數(shù)字地與模擬地要分離，最后在一點接于電源地。

(6) 單片機和大功率器件的地線要單獨接地，以減小相互干擾。大功率器件盡可能放在電路板邊緣。

(7) 在單片機 I/O 口、電源線、電路板連接線等關鍵地方使用抗干擾元件如磁珠、磁環(huán)、電源濾波器，屏蔽罩，可顯著提高電路的抗干擾性能。

2.3 提高敏感器件的抗干擾性能

提高敏感器件的抗干擾性能是指敏感器件盡量減少對干擾噪聲的拾取，以及從不正常狀態(tài)盡快恢復正常的方法。提高敏感器件抗干擾性能的常用措施如下。

(1) 布線時盡量減少回路環(huán)的面積，以降低感應噪聲。

(2) 布線時，電源線和地線要盡量粗。除減小壓降外，更重要的是降低耦合噪聲。

(3) 對于單片機閑置的 I/O 口，不要懸空，要接地或接電源。其它 IC 的閑置端在不改變系統(tǒng)邏輯的情況下接地或接電源。

(4) 對單片機使用電源監(jiān)控及看門狗電路，可大幅度提高整個電路的抗干擾性能。

(5) 在速度能滿足要求的前提下，盡量降低單片機的晶振和選用低速數(shù)字電路。

03
實際應用中的設計要點

3.1 精心做好板層的定義

對于多層 PCB 板的分層，從 EMC 角度出發(fā)并綜合其它因素，給出優(yōu)選的層設置如表 1 所示。地平面 EMC 的主要目的是提供一個低阻抗的地，并且給電源提供最小的噪聲回流。在實際布線中，位于兩地層之間的信號層和與地層相鄰的信號層是 PCB 布線時的優(yōu)先布線層。高速線、時鐘線和總線等重要信號線應在這些優(yōu)先信號層上布線和換層。

具體到六層板布局，優(yōu)先考慮方案 1，首先其電源平面和地平面相鄰;其次地平面均與信號層相鄰;布線時優(yōu)選層 S2，將那些高 di/dt 的信號(如時鐘線)盡量放在這一層，其次選 S3、S1 層。主電源和其對應的地在第 4 層和第 5 層，層厚設置時，增大 S2～P1 之間的間距，減小 P1～G2 之間的間距。具體數(shù)值要通過阻抗匹配公式計算得出。當成本要求較高時，可采用方案 2，優(yōu)選布線層 S1、S2。方案 3 則保證了電源、地平面相鄰，減少了電源阻抗;但只有 S2 才有好的參考平面。方案 4 適用于對于少量信號要求高的場合，它能提供最好的布線層 S2。

3.2 尋找最佳布局

PCB 設計者的主要設計和布局的內(nèi)容之一是保證不發(fā)生隔離層重疊的情況。如果出現(xiàn)重疊的隔離層，就會在重疊的隔離層部分產(chǎn)生有限大小的電容。

首先要考慮 PCB 尺寸大小。PCB 尺寸過大時，印制線條長，阻抗增加，抗噪聲能力下降，成本也增加;過小，則散熱不好，且鄰近線條易受干擾。在確定 PCB 尺寸后，再確定特殊元件的位置。最后根據(jù)電路的功能單元，對電路的全部元器件進行布局。盡可能地縮短高頻元器件之間的連線，設法減少它們的分布參數(shù)和相互間的電磁干擾。易受干擾的元器件不能相互挨得太近，輸入和輸出元件應盡量遠離。

有些元器件或?qū)Ь€之間可能有較高的電位差，應加大它們之間的距離，以免放電引出意外短路。帶高電壓的元器件應盡量布置在調(diào)試時手不易觸及的地方。

3.3 制定合理的布線規(guī)則

布線沒有特定的標準，只有電子工程師在多年的電路設計過程中總結(jié)出的一些設計規(guī)范和設計原則。我們在電路設計時，運用這些規(guī)范和原則，對電路的整體布局和線路的鋪設進行抗干擾設計的整體把握和預測，不僅能減少設計成本，還能減少電磁干擾問題的出現(xiàn)。

布線時為減少串擾應采用以下一些設計原則：最小化元件間的物理距離;最小化并行布線走線的長度;元件要遠離互聯(lián)接口及其他容易受數(shù)據(jù)干擾及耦合影響的區(qū)域;對阻抗受控走線或頻波能量豐富的走線提供正確的終端;避免互相平行的走線布線，提供走線間足夠的間隔以最小化電感耦合;相鄰層上的布線要互相垂直，防止層間的電容耦合;降低信號到地的參考距離間隔;降低走線阻抗和信號驅(qū)動電平等。

審核編輯 黃昊宇