目前從全球范圍來說，也就只有臺積電和三星這兩家能做到5納米工藝以下了。6月29日晚間，據(jù)外媒報道，三星宣布其基于柵極環(huán)繞型 （Gate-all-around，GAA） 晶體管架構(gòu)的3nm工藝技術(shù)已經(jīng)正式流片（Tape Out）。一直以來，三星與臺積電一直在先進(jìn)工藝上競爭，據(jù)介紹，與5nm制造工藝相比，三星的3nm GAA技術(shù)的邏輯面積效率提高了35%以上，功耗降低了50%，性能提高了約30%，而且GAA架構(gòu)性能也優(yōu)于臺積電的3nm FinFET架構(gòu)。

相較傳統(tǒng) FinFET 溝道僅 3 面被柵極包覆，GAA 若以納米線溝道設(shè)計為例，溝道整個外輪廓都被柵極完全包裹，代表柵極對溝道的控制性更好。

與Synopsys合作完成流片

要完成GAA架構(gòu)，需要一套不同于臺積電和英特爾使用的 FinFET 晶體管結(jié)構(gòu)的設(shè)計和認(rèn)證工具，因此三星與新思科技（Synopsys）合作，采用了Fusion Design Platform的物理設(shè)計套件（PDK）。三星早在2019年5月就公布了3nm GAA工藝的物理設(shè)計套件標(biāo)準(zhǔn)，并 2020 年通過工藝技術(shù)認(rèn)證，這次雙方聯(lián)合驗證了該工藝的設(shè)計、生產(chǎn)流程。

流片也是由Synopsys 和三星代工廠合作完成的，旨在加速為 GAA 流程提供高度優(yōu)化的參考方法。參考設(shè)計流程包括一個集成的、支持golden-signoff的 RTL 到 GDSII 設(shè)計流程以及golden-signoff產(chǎn)品。設(shè)計流程還包括對復(fù)雜布局方法和布局規(guī)劃規(guī)則、新布線規(guī)則和增加的可變性的支持。

該流程基于單個數(shù)據(jù)模型并使用通用優(yōu)化架構(gòu)，而不是組合點工具，針對的是希望將 3nm GAA 工藝用于高性能計算 （HPC）、5G、移動和高級人工智能 （AI） 應(yīng)用中的芯片的客戶。三星代工設(shè)計技術(shù)團(tuán)隊副總裁 Sangyun Kim 表示：“三星代工是推動下一階段行業(yè)創(chuàng)新的核心，我們不斷進(jìn)行基于工藝技術(shù)的發(fā)展，以滿足專業(yè)和廣泛市場應(yīng)用不斷增長的需求。

三星電子最新的、先進(jìn)的 3nm GAA 工藝受益于我們與 Synopsys 的合作，F(xiàn)usion Design Platform 的快速完成也令3nm 工藝的承諾可以達(dá)成，這一切都證明了關(guān)鍵聯(lián)盟的重要性和優(yōu)點?！比?、Synopsys并沒有透露這次驗證的3nm GAA芯片的詳情，只是表示，GAA 架構(gòu)改進(jìn)了靜電特性，從而提高了性能并降低了功耗，可滿足某些柵極寬度的需求。

這主要表現(xiàn)在同等尺寸結(jié)構(gòu)下，GAA 的溝道控制能力強化，尺寸進(jìn)一步微縮更有可能性。與完善的電壓閾值調(diào)諧一起使用，這提供了更多方法來優(yōu)化功率、性能或面積 （PPA） 的設(shè)計。Synopsys 數(shù)字設(shè)計部總經(jīng)理 Shankar Krishnamoorthy 表示：“GAA 晶體管結(jié)構(gòu)標(biāo)志著工藝技術(shù)進(jìn)步的一個關(guān)鍵轉(zhuǎn)折點，這對于保持下一波超大規(guī)模創(chuàng)新所需的策略至關(guān)重要?！?/p>

“我們與三星代工廠的戰(zhàn)略合作支持共同交付一流的技術(shù)和解決方案，確保這些擴展趨勢的延續(xù)以及這些為更廣泛的半導(dǎo)體行業(yè)提供的相關(guān)機會?！盨ynopsys 的Fusion 設(shè)計平臺包括用于數(shù)字設(shè)計的 Fusion Compiler、IC Compiler II 布局布線和 Design Compiler RTL 綜合、PrimeTime 時序簽核、StarRC 提取簽核、IC Validator 物理簽核和 SiliconSmart 庫表征。

3nm GAA工藝流片意味著該工藝量產(chǎn)又近了一步，不過最終的進(jìn)度依然不好說，三星最早說在2021年就能量產(chǎn)，后來推遲到2022年，但是從現(xiàn)在的情況來看，明年臺積電3nm工藝量產(chǎn)時，三星的3nm恐怕還沒準(zhǔn)備好，依然要晚一些。

三星臺積電，切入GAA的時間點不同

3 納米 GAA 工藝技術(shù)有兩種架構(gòu)，就是 3GAAE 和 3GAAP。這是兩款以納米片的結(jié)構(gòu)設(shè)計，鰭中有多個橫向帶狀線。這種納米片設(shè)計已被研究機構(gòu) IMEC 當(dāng)作 FinFET 架構(gòu)后續(xù)產(chǎn)品進(jìn)行大量研究，并由 IBM 與三星和格芯（Globalfoundries）合作發(fā)展。三星指出，此技術(shù)具高度可制造性，因利用約 90% FinFET 制造技術(shù)與設(shè)備，只需少量修改的光罩即可。另出色的柵極可控性，比三星原本 FinFET 技術(shù)高 31%，且納米片信道寬度可直接圖像化改變，設(shè)計更有靈活性。

對臺積電而言，GAAFET（Gate-all-around FETs）仍是未來發(fā)展路線。N3 技術(shù)節(jié)點，尤其可能是 N2 節(jié)點使用 GAA 架構(gòu)。目前正進(jìn)行先進(jìn)材料和晶體管結(jié)構(gòu)的先導(dǎo)研究模式，另先進(jìn) CMOS 研究，臺積電 3 納米和 2 納米 CMOS 節(jié)點順利進(jìn)行中。

臺積電還加強先導(dǎo)性研發(fā)工作，重點放在 2 納米以外節(jié)點，以及 3D 晶體管、新內(nèi)存、low-R interconnect 等領(lǐng)域，有望為許多技術(shù)平臺奠定生產(chǎn)基礎(chǔ)。臺積電正在擴大 Fab 12 的研發(fā)能力，目前 Fab 12 正在研究開發(fā) N3、N2 甚至更高階工藝節(jié)點。

作者：Luffy Liu 來源：電子工程專輯

編輯：jq