前段集成工藝（FEOL）
鍺硅（SiGe）外延（p-MOS源漏）
自 32 nm節(jié)點以來，CMOS 器件結(jié)構(gòu)已從多晶硅柵（如硅氧化/多晶硅結(jié)構(gòu)）和非應(yīng)變源漏結(jié)構(gòu)演變到利用高k柵介質(zhì)/金屬柵 (high-k/ Metal-Gate, HKMG)和應(yīng)變硅源漏，如圖所示。
其制造工藝流程如下：首先形成補(bǔ)償側(cè)墻(Offset Spacer)，經(jīng)n+/p+輕摻雜源漏后，選擇性地進(jìn)行圖形化，在p型源漏區(qū)先進(jìn)行干法刻蝕，使其凹陷適當(dāng)?shù)纳疃?30~100nm)；然后采用濕法各向異性刻蝕形成“鉆石”形腔（Diamond Cavity，又稱“∑”形狀）；接著外延鍺硅(SiGe）形成p-MOS 的源漏，p型摻雜可由原位硼摻雜或硼離子注入和快速熱退火（RTA) 來形成。p型源漏的鉆石形鍺硅面向溝道的鄰近尖點(DiamondTip)，可有效地增強(qiáng)沿溝道方向的壓應(yīng)力，因此也增強(qiáng)了溝道空穴遷移率。
審核編輯 ：李倩
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