隨著車輛電子化水平的提高，車輛上各種ECU逐漸增多，他們通過總線進行通信，以實現(xiàn)車輛各個系統(tǒng)之間的協(xié)調(diào)與控制，但由于車輛電子系統(tǒng)的復(fù)雜性和總線通信的高頻率，可能導(dǎo)致ECU總線干擾通信信號的丟失，影響各個控制單元之間的正常通信和數(shù)據(jù)傳輸，進而影響車輛系統(tǒng)的性能和功能，需要一款設(shè)備模擬干擾，VH6501由此誕生。

VH6501是一款CAN/CAN FD總線干擾儀，將干擾硬件和網(wǎng)絡(luò)接口卡集成在一起的一款設(shè)備，可以與CANoe進行無縫集成，通過CAPL腳本進行控制。主要功能是數(shù)字干擾和模擬干擾，可以通過自定義改變顯性或隱性序列實現(xiàn)干擾，也可以實現(xiàn)CAN線對電源或地短路及CAN高低之間短路或者改變兩者之間的電阻電容值來進行干擾。

它主要可以用來進行模擬干擾測試、Bus-off測試、采樣點測試，觀察被測控制器在故障狀態(tài)下的網(wǎng)絡(luò)行為、恢復(fù)策略及采樣點是否滿足相應(yīng)需求；通過模擬真實的干擾場景，測試總線在干擾環(huán)境下的穩(wěn)定性；提高總線的可靠性、檢測總線抗干擾能力、保證正常通信。

設(shè)備使用

下面將向大家介紹拿到設(shè)備后大家如何使用。

硬件連接

通過USB2.0接口與電腦端連接，此外VH6501 需要額外供電，選擇Sync/Power(任選其一)經(jīng)電源線供電，另一個用于通過同步線與Vector其他硬件產(chǎn)品實現(xiàn)硬件時鐘同步；

CH1通道有兩個DB9接口，公頭male和母頭female,兩個DB9接口內(nèi)部互聯(lián)，且pin腳定義一致；通常情況下連接任意通道即可，如需進行CAN h與CAN l反接測試時，至少要連接母頭。

通過CH1與被測DUT連接從而施加干擾。

環(huán)境搭建

首先查看VH6501設(shè)備所支持CANoe的版本。

安裝VH6501硬件驅(qū)動。

本次以上位機軟件CANoe16.0 SP4為例

打開CANoe demo—Disturbance（CAN）工程，進行CAN總線干擾演示。

通道匹配。

當(dāng)我們用于總線干擾時，需要勾選active，否則只能用做網(wǎng)絡(luò)接口卡使用。

若CANoe接入多個VH6501，則需設(shè)置DevicelD通過不同的DevicelD標(biāo)識不同的VH6501設(shè)備。

測試過程

首先是數(shù)字干擾。

打開MainConfigPanel面板

點擊Trigger Configuration配置干擾報文及干擾位，如果是干擾所有報文，默認即可，如果干擾特定報文，填寫干擾報文ID、干擾位置 注意這里的干擾位置是實際干擾的前一位，TriggerOffset表示偏移量，可以干擾某個字節(jié)的具體位。

以ID=0x100為例，干擾AckDEL位。即在IDBase中填標(biāo)準(zhǔn)幀11位二進制ID，如果不滿11位，高位補零，湊齊11位，并將下方CurrTriggerField設(shè)置干擾前一位AckSlot位，Triggeroffset設(shè)置為0。

點擊Sequence Configuration 設(shè)置干擾序列

在這里可以將干擾序列設(shè)置為顯性Dominant、隱性Recessive、強制隱性RecessiveStress。

當(dāng)CANoe正常運行時，sequence Panel面板會自動識別總線波特率，并提供可選擇的ticks長度，也可以用戶自定義設(shè)置；最后點擊Add Segment添加干擾。

注：在CAN FD通信過程中，如果干擾Ack Slot位，干擾結(jié)果是兩個連續(xù)的顯性位會被認為是有效的Ack應(yīng)答，不會出現(xiàn)錯誤幀，導(dǎo)致這種方式無法干擾ACK slot位。

返回主面板，設(shè)置好干擾次數(shù)和循環(huán)次數(shù)。

如果進行Bus off測試時，Cycles表示Bus off的次數(shù)，Repetition中填寫固定干擾次數(shù)為32次（干擾一次，ECU的TEC累計次數(shù)+8，在連續(xù)干擾32次后，TEC的值為256，ECU便會進入Bus off狀態(tài)）。

注：如您想了解關(guān)于Bus off的詳細內(nèi)容，可以觀看前期文章：《科普系列：CAN總線錯誤幀及排查方法簡介》

最后點擊Enable On Device激活使能干擾。

打開trace窗口，最終效果如圖所示。

接下來是模擬干擾測試，可以進行CANH/L與電源/短路、CANH與CANL之間短路及增加電阻或電容、CANH與CANL之間反接。

運行工程后，打開Analog Control Panel面板進行操作，在R CAN 中，將Mode設(shè)置為VBat/GND，Vlaue值設(shè)置為0hm實現(xiàn)CAN h對電源或地短路。

注：CAN h或CAN l短接至電源時，需要將外部電源的VBat/GND分別連接公頭的Pin9和Pin3引腳。

打開trace窗口，總線進入buss off狀態(tài)，結(jié)果如圖所示。

CAPL報文干擾相關(guān)函數(shù)介紹

VH6501主要通過CAPL腳本進行控制，我們也可以通過編寫腳本實施干擾，下面將簡單介紹相關(guān)函數(shù)及使用方法：

注：因為VH6501的FPGA晶振是160M的，所以一個 FPGA ticks 周期 T0 = 1/160M = 6.25 ns（納秒）；CAN總線是500kb/s速率，所以周期位T1 = 1/500K = 2000 ns (納秒) ; 而320 * 6.25 =2000 ，也就是說需要320個 FPGA ticks才能剛好干擾一個CAN bit 位。

如果想進一步了解干擾函數(shù)的使用方法，可以打開help文檔進行查看CAN Disturbance里面相關(guān)干擾函數(shù)，里面內(nèi)容有詳細的描述說明。

關(guān)于VH6501的基本應(yīng)用就展示到這里啦！希望上述內(nèi)容對大家有所收獲。

總 結(jié)

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