深入剖析SCAN921023和SCAN921224：20 - 66 MHz 10位總線LVDS串行器與解串器

在高速數(shù)據(jù)傳輸?shù)碾娮釉O(shè)計領(lǐng)域，串行器和解串器（SerDes）起著至關(guān)重要的作用。今天我們要深入探討的是德州儀器（Texas Instruments）的SCAN921023和SCAN921224這兩款20 - 66 MHz 10位總線LVDS串行器與解串器，它們在諸多方面展現(xiàn)出了卓越的性能和特性。

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產(chǎn)品概述

SCAN921023和SCAN921224是一對專為在20至66 MHz時鐘速度下通過差分背板傳輸數(shù)據(jù)而設(shè)計的10位串行器和解串器芯片組，同時也能驅(qū)動非屏蔽雙絞線（UTP）電纜進(jìn)行數(shù)據(jù)傳輸。它們符合IEEE 1149.1標(biāo)準(zhǔn)測試訪問端口和邊界掃描架構(gòu)，具備多種實用的特性。

主要特性亮點

1. 測試標(biāo)準(zhǔn)合規(guī)與高速內(nèi)建自測試：符合IEEE 1149.1（JTAG）標(biāo)準(zhǔn)，支持高速內(nèi)建自測試（At - Speed BIST）模式，方便設(shè)計師和測試工程師對背板或電纜互連進(jìn)行測試，驗證差分信號完整性，提升系統(tǒng)測試策略。
2. 時鐘恢復(fù)能力：能夠從PLL鎖定到隨機(jī)數(shù)據(jù)模式中恢復(fù)時鐘，保證數(shù)據(jù)傳輸?shù)姆€(wěn)定性。
3. 低功耗設(shè)計：芯片組在66 MHz時鐘頻率下，典型功耗小于500 mW，采用全CMOS設(shè)計，結(jié)合Bus LVDS輸出的恒流源特性，有效降低了功耗。
4. 單差分對設(shè)計：使用單差分對數(shù)據(jù)路徑，消除了多通道偏斜問題，簡化了PCB設(shè)計，減少了電纜、PCB走線數(shù)量和連接器尺寸，降低了成本。
5. 高數(shù)據(jù)速率：串行總線LVDS數(shù)據(jù)速率可達(dá)660 Mbps（在66 MHz時鐘下），滿足高速數(shù)據(jù)傳輸需求。
6. 同步模式與鎖定指示：具備同步模式和鎖定指示功能，可通過可編程的時鐘邊沿觸發(fā)，確保數(shù)據(jù)傳輸?shù)耐叫浴?/li>
7. 高阻抗特性：當(dāng)電源關(guān)閉時，接收器輸入呈高阻抗?fàn)顟B(tài)，增強(qiáng)了系統(tǒng)的穩(wěn)定性。

工作狀態(tài)與模式詳解

1. 初始化狀態(tài)
   • 數(shù)據(jù)傳輸前，必須對串行器和解串器進(jìn)行初始化。首先，給串行器和解串器施加 $V{CC}$ ，輸出進(jìn)入高阻態(tài)（TRI - STATE），片上上電電路禁用內(nèi)部電路。當(dāng) $V{CC}$ 達(dá)到 $V_{CC} OK$ （2.5V）時，每個設(shè)備中的PLL開始鎖定本地時鐘。
   • 串行器的本地時鐘是由源ASIC或其他設(shè)備提供的發(fā)送時鐘（TCLK），解串器則需要在REFCLK引腳施加本地時鐘。
   • 串行器在PLL鎖定TCLK期間輸出保持高阻態(tài)，鎖定后根據(jù)SYNC1和SYNC2輸入電平發(fā)送數(shù)據(jù)或同步模式。同步模式由六個1和六個0以輸入時鐘速率切換組成。
   • 解串器的PLL必須與串行器同步才能完成初始化。發(fā)送同步模式可使解串器在指定時間內(nèi)鎖定串行器信號。解串器檢測到Bus LVDS輸入的邊沿跳變時，會嘗試鎖定嵌入式時鐘信息，鎖定后LOCK輸出變低，此時輸出代表輸入的Bus LVDS數(shù)據(jù)。
2. 數(shù)據(jù)傳輸狀態(tài)
   • 初始化完成后，串行器從DIN0 - DIN9輸入接收數(shù)據(jù)，使用TCLK輸入鎖存數(shù)據(jù)。TCLK_R/F引腳選擇串行器鎖存數(shù)據(jù)的時鐘邊沿，高電平選擇上升沿，低電平選擇下降沿。
   • 如果SYNC輸入為高電平持續(xù)5 * TCLK周期，DIN0 - DIN9的數(shù)據(jù)將被忽略。
   • 數(shù)據(jù)在寄存器中會添加起始位（高電平）和停止位（低電平）進(jìn)行幀格式化，起始位和停止位作為串行流中的嵌入式時鐘位。
   • 串行器以12倍TCLK頻率從串行數(shù)據(jù)輸出（DO±）發(fā)送序列化數(shù)據(jù)和時鐘位（10 + 2位），例如TCLK為66 MHz時，串行速率為792 Mbps，有效負(fù)載數(shù)據(jù)速率為660 Mbps。
   • 解串器與串行器同步后，LOCK引腳為低電平，鎖定嵌入式時鐘并恢復(fù)序列化數(shù)據(jù)。ROUT數(shù)據(jù)在LOCK為低電平時有效，ROUT0 - ROUT9引腳以RCLK引腳為數(shù)據(jù)參考，RCLK邊沿極性由RCLK_R/F輸入控制。
3. 重新同步狀態(tài)
   • 當(dāng)解串器的PLL鎖定嵌入式時鐘邊沿時，LOCK引腳輸出低電平。如果解串器失去鎖定，LOCK引腳輸出高電平，輸出（包括RCLK）進(jìn)入高阻態(tài)。
   • 用戶系統(tǒng)可監(jiān)測LOCK引腳來檢測同步丟失，檢測到后可通過脈沖觸發(fā)串行器的SYNC1或SYNC2引腳進(jìn)行重新同步。
4. 隨機(jī)鎖定初始化和重新同步
   • 盡管前面介紹的初始化和重新同步方法是建立串行器和解串器之間鏈接的最快方式，但SCAN921224可以在不需要串行器發(fā)送特殊同步模式的情況下鎖定數(shù)據(jù)流，適用于“開環(huán)”應(yīng)用和熱插拔場景。
   • 不過，由于數(shù)據(jù)流特性的原因，鎖定時間會有所不同，且如果數(shù)據(jù)中存在重復(fù)的特定模式（如RMT模式），解串器可能會進(jìn)入“假鎖定”狀態(tài)。芯片內(nèi)部電路可檢測“假鎖定”可能性，防止LOCK輸出激活，直到潛在的“假鎖定”模式改變。
5. 掉電狀態(tài)
   • 當(dāng)不需要進(jìn)行數(shù)據(jù)傳輸時，可使用掉電狀態(tài)來降低功耗。解串器在PWRDN和REN為低電平時進(jìn)入掉電狀態(tài)，串行器在PWRDN為低電平時進(jìn)入掉電狀態(tài)。
   • 在掉電狀態(tài)下，PLL停止工作，輸出進(jìn)入高阻態(tài)，降低負(fù)載電流和電源電流到毫安級范圍。要退出掉電狀態(tài)，需將PWRDN引腳置高，且在重新進(jìn)行有效數(shù)據(jù)交換前，必須重新初始化和解串器與串行器之間的同步。
6. 高阻態(tài)（TRI - STATE）
   • 當(dāng)DEN引腳為低電平時，串行器進(jìn)入高阻態(tài)，使驅(qū)動輸出引腳（DO+和DO?）處于高阻態(tài)。當(dāng)DEN引腳為高電平時，只要其他控制引腳保持不變，串行器將恢復(fù)到先前狀態(tài)。
   • 當(dāng)REN引腳為低電平時，解串器進(jìn)入高阻態(tài)，接收器輸出引腳（ROUT0 - ROUT9）和RCLK進(jìn)入高阻態(tài)，LOCK輸出保持有效，反映PLL的狀態(tài)。

測試模式

1. EXTEST指令：在LVDS電平下實現(xiàn)，僅作為通過/不通過測試（如檢測電纜是否連接）。
2. RUNBIST指令：是一種“系統(tǒng)速度”互連測試，在66 MHz系統(tǒng)時鐘速度下約33 ms內(nèi)完成。RX BIST數(shù)據(jù)寄存器中有兩個位用于通知測試通過/失敗和測試完成情況，通過表示誤碼率（BER）優(yōu)于 $10^{-7}$ 。需要注意的是，兩個設(shè)備將RUNBIST指令加載到各自的指令寄存器后，必須在4K系統(tǒng)時鐘內(nèi)進(jìn)入RTI狀態(tài)。

電氣特性與應(yīng)用注意事項

1. 電氣特性：文檔詳細(xì)給出了串行器和解串器在LVCMOS/LVTTL和Bus LVDS方面的直流規(guī)格，包括輸入電壓、輸出電壓、輸入電流、輸出短路電流等參數(shù)，以及不同工作頻率下的電源電流等信息。此外，還規(guī)定了串行器和解串器在時鐘信號方面的時序要求和開關(guān)特性，如TCLK和REFCLK的周期、占空比、轉(zhuǎn)換時間等。
2. 應(yīng)用注意事項
   • 電源考慮：芯片采用全CMOS設(shè)計，本身功耗較低，Bus LVDS輸出的恒流源特性進(jìn)一步優(yōu)化了速度與電源電流的關(guān)系。
   • 上電操作：解串器可隨時按正確順序上電，REFCLK輸入在上電前應(yīng)保持運(yùn)行，解串器輸出在上電后將保持高阻態(tài)，直到檢測到輸入數(shù)據(jù)并鎖定數(shù)據(jù)流。
   • 數(shù)據(jù)傳輸：串行器和解串器上電后需進(jìn)行相位鎖定才能傳輸數(shù)據(jù)，可通過串行器發(fā)送同步模式或解串器的“隨機(jī)鎖定”功能實現(xiàn)。解串器LOCK輸出為低電平時，輸出數(shù)據(jù)有效，但在數(shù)據(jù)傳輸過程中若發(fā)生鎖定丟失，可能會導(dǎo)致最多3個周期的數(shù)據(jù)無效。
   • 噪聲裕量：解串器的噪聲裕量受多種因素影響，包括串行器的TCLK抖動、 $V{CC}$ 噪聲，傳輸介質(zhì)的碼間干擾（ISI）和共模電壓（ $V{CM}$ ）變化，以及解串器本身的 $V_{CC}$ 噪聲等。
   • 鎖定丟失恢復(fù)：解串器在數(shù)據(jù)傳輸中失去鎖定時，重新鎖定后至少前三個數(shù)據(jù)周期可能存在誤碼，可通過讓串行器重新發(fā)送同步模式或隨機(jī)鎖定來重新鎖定數(shù)據(jù)流。
   • 熱插拔：遵循一定規(guī)則，所有BLVDS設(shè)備都支持熱插拔。插入時，先連接接地引腳，再連接 $V_{CC}$ 引腳，最后連接I/O引腳；移除時，順序相反。
   • PCB設(shè)計：Bus LVDS串行器和解串器應(yīng)盡可能靠近邊緣連接器，在多個解串器應(yīng)用中，解串器到插槽連接器的距離應(yīng)盡量小于一英寸，以減少信號反射和干擾，確保信號完整性。
   • 傳輸介質(zhì)：可用于點對點配置的背板、PCB走線或雙絞線電纜，點對點配置時，僅需在接收器端進(jìn)行終端匹配，并考慮串行器和解串器地電平偏移的可能性，Bus LVDS在接收器輸入端提供±1.2V的共模范圍。
   • 故障安全偏置：SCAN921224輸入閾值靈敏度提高，但在接收器輸入未被主動驅(qū)動時，可能會拾取噪聲導(dǎo)致意外鎖定?？赏ㄟ^在接收器電路板上添加外部電阻來防止噪聲拾取，通常使用上拉和下拉電阻為接收器輸入提供偏置。
   • 信號質(zhì)量驗證：可使用 $t{DJIT}$ 和 $t{RNM}$ 參數(shù)生成眼圖模板，驗證實際應(yīng)用或仿真中的信號質(zhì)量。 $t{DJIT}$ 衡量發(fā)射器將數(shù)據(jù)位放置在理想采樣位置的能力， $t{RNM}$ 表示接收器為確保正確采樣所需的理想位的余量，可用于確定測試掩碼在眼圖開口內(nèi)的偏移量。

總結(jié)

SCAN921023和SCAN921224這對串行器和解串器芯片組憑借其豐富的特性和出色的性能，為20 - 66 MHz時鐘速度下的高速數(shù)據(jù)傳輸提供了可靠的解決方案。在實際應(yīng)用中，工程師需要根據(jù)具體需求和設(shè)計要求，充分考慮各個方面的特性和注意事項，以確保系統(tǒng)的穩(wěn)定性和可靠性。大家在使用過程中是否也遇到過一些獨特的問題呢？歡迎在評論區(qū)分享你的經(jīng)驗和見解。