隨著 RISC?V 在全球范圍內(nèi)的普及加速，其開放指令集架構(gòu)（ISA）特性使其成為從 MCU、AI 加速器到 HPC 芯片的熱門選擇。然而，RISC?V 處理器的設(shè)計(jì)自由度與復(fù)雜度也帶來了 PPA（性能、功耗、面積）優(yōu)化、設(shè)計(jì)周期、驗(yàn)證難度等方面的巨大挑戰(zhàn)。在先進(jìn)制程節(jié)點(diǎn)（5nm、3nm 乃至 2nm）上，這一挑戰(zhàn)愈發(fā)明顯。

新思科技的 Fusion Compiler 作為業(yè)內(nèi)唯一真正 “單一 RTL-to-GDSII” 的數(shù)字實(shí)現(xiàn)平臺(tái)，為 RISC?V 開發(fā)者提供了從 RTL 綜合、布局布線，到 signoff 時(shí)序、功耗與 DRC 的完全統(tǒng)一環(huán)境，實(shí)現(xiàn)了超收斂（Hyperconvergent）設(shè)計(jì)體驗(yàn)。結(jié)合 AI/ML 技術(shù)的驅(qū)動(dòng)，F(xiàn)usion Compiler 正逐漸成為 RISC?V 芯片設(shè)計(jì)團(tuán)隊(duì)在先進(jìn)節(jié)點(diǎn)時(shí)代的核心生產(chǎn)力工具。

RISC?V 的設(shè)計(jì)趨勢(shì)：靈活帶來復(fù)雜，開放也要求高效

RISC?V 的生態(tài)正在迅速擴(kuò)展，但其開放性也意味著實(shí)現(xiàn)難度顯著提升。RISC?V 允許設(shè)計(jì)者自由擴(kuò)展 ISA、流水線深度、cache 架構(gòu)、向量擴(kuò)展（RVV）等，這使其比傳統(tǒng)封閉式架構(gòu)更具靈活性，同時(shí)也增大了物理實(shí)現(xiàn)環(huán)節(jié)的 PPA 收斂壓力。

RISC?V 應(yīng)用場(chǎng)景的多樣性帶來了 PPA 需求差異巨大。MCU 或低功耗類 SoC 強(qiáng)調(diào)最低能耗；AI 或 ML 加速器強(qiáng)調(diào)吞吐量、頻率、向量執(zhí)行性能；HPC 或服務(wù)器級(jí) RISC?V 需要極強(qiáng)的頻率、規(guī)模、布線可管理性。

因此，RISC-V 芯片設(shè)計(jì)團(tuán)隊(duì)需要一種能同時(shí)兼顧靈活性+高性能+快速迭代的實(shí)現(xiàn)平臺(tái)。

Fusion Compiler：RISC?V 超融合實(shí)現(xiàn)的理想平臺(tái)

新思科技 Fusion Compiler 的核心優(yōu)勢(shì)在于：

真正的一體化 RTL?to?GDSII 引擎

綜合、布局、時(shí)鐘、布線、signoff 引擎共享單一數(shù)據(jù)模型，在 RISC?V 的高度定制化背景下尤其重要，可避免數(shù)據(jù)轉(zhuǎn)換帶來的損失、多工具 flow 的交互開銷以及時(shí)序與布線在不同工具間反復(fù)迭代。

Golden Signoff 內(nèi)建：減少 RISC?V 項(xiàng)目的迭代次數(shù)

內(nèi)置的 signoff 級(jí)時(shí)序分析、寄生提取、功耗分析工具（PrimeTime、StarRC、PrimePower 技術(shù)流）讓設(shè)計(jì)團(tuán)隊(duì)能夠在 P&R 階段即獲得最終結(jié)果級(jí)別的精度，大幅減少 ECO 循環(huán)。

面向先進(jìn)節(jié)點(diǎn)的 PPA 優(yōu)化能力

Fusion Compiler 在混高度單元（mixed-row）、密集位線（dense routing）、新型晶體管架構(gòu)（如 GAA）方面擁有領(lǐng)先支持，非常適合在 5nm 以下節(jié)點(diǎn)實(shí)現(xiàn)高性能 RISC?V 內(nèi)核。

RISC?V + Fusion Compiler 的典型優(yōu)化

采用新思科技 Fusion Compiler 數(shù)字實(shí)現(xiàn)平臺(tái)，可為 RISC?V 芯片設(shè)計(jì)團(tuán)隊(duì)帶來多場(chǎng)景的優(yōu)化和加速：

高頻化 RISC?V 處理器的收斂加速

對(duì)于采用深流水線或高頻優(yōu)化的 RISC?V CPU，早期時(shí)鐘樹插入（Early CTS）可 提前暴露時(shí)序瓶頸；邏輯重構(gòu)（Logic Restructuring） 優(yōu)化關(guān)鍵路徑（如 Dispatch/Execute/Retire）；Hyperconvergent timing opt 消除多工具來回的耗時(shí)迭代。

面向 AI/向量擴(kuò)展的 RISC?V（RVV）實(shí)現(xiàn)優(yōu)化

RISC?V 向量擴(kuò)展（RVV）通常會(huì)帶來寬 SIMD 邏輯、大量算術(shù)單元、復(fù)雜的多端口 register file以及高密度配線。

面向 AI/向量擴(kuò)展的 RISC?V（RVV）進(jìn)行設(shè)計(jì)時(shí)，新思科技 Fusion Compiler 的優(yōu)勢(shì)包括分布式并行優(yōu)化引擎 管理大規(guī)模并行邏輯；AI/ML 引導(dǎo)的 Flow 調(diào)參（DSO.ai）快速找到最優(yōu)布局策略以及超大規(guī)模并行（100+ 核） 支持快速 runtime。

低功耗 RISC?V SoC 的全域功耗優(yōu)化

Fusion Compiler 將 PrimePower 的 signoff 分析引入設(shè)計(jì)過程，可實(shí)現(xiàn) 5–20% 動(dòng)態(tài)功耗優(yōu)化和顯著的泄漏功耗降低。

AI 驅(qū)動(dòng)的 RISC?V 設(shè)計(jì)迭代：新思科技 DSO.ai 的價(jià)值

在 RISC?V 高度自由的體系下，傳統(tǒng)手工 tuning 對(duì) PPA 優(yōu)化往往耗時(shí)巨大。

新思科技 DSO.ai 能夠自動(dòng)探索數(shù)萬億種實(shí)現(xiàn)組合，能幫助設(shè)計(jì)團(tuán)隊(duì)達(dá)成 8–20% 功耗改善、0.2–0.4GHz 的頻率提升以及流片周期加速數(shù)周甚至數(shù)月，這對(duì)競(jìng)爭(zhēng)激烈的 RISC?V SoC 市場(chǎng)極具價(jià)值。

結(jié)語：RISC?V + Fusion Compiler ： 從探索到量產(chǎn)的最佳搭檔

RISC?V 的可定制性與開放性代表著處理器架構(gòu)的未來，而要真正將其潛力轉(zhuǎn)化為可以流片的產(chǎn)品，需要一個(gè)能夠應(yīng)對(duì)復(fù)雜性、具備先進(jìn)節(jié)點(diǎn)適配能力，并支持 AI 驅(qū)動(dòng)優(yōu)化的數(shù)字實(shí)現(xiàn)平臺(tái)。

新思科技 Fusion Compiler 正是這樣的平臺(tái)：

單一 RTL?to?GDSII

Golden signoff 內(nèi)建

強(qiáng)大的物理綜合能力

AI 驅(qū)動(dòng)的 DSO.ai

先進(jìn)制程的深度適配

無論是面向 IoT、Mobile、AI、HPC 還是定制加速器的 RISC?V 設(shè)計(jì)團(tuán)隊(duì)，F(xiàn)usion Compiler 都能幫助他們以更高效率、更可靠的 PPA 收斂，以及更短的量產(chǎn)周期，進(jìn)入下一代處理器創(chuàng)新時(shí)代。