近期，Diodes公司（納斯達克代碼：DIOD）在美國圣迭戈舉辦的PCI-SIG開發(fā)者大會上正式發(fā)布了PI6CG33A06——一款六輸出、超低抖動時鐘發(fā)生器，專為滿足PCIe Express? 7.0規(guī)范需求而設(shè)計，同時向下兼容PCIe 5.0、6.0及此前所有世代規(guī)范。該產(chǎn)品面向服務(wù)器、網(wǎng)絡(luò)設(shè)備、高性能計算（HPC）系統(tǒng)以及支撐下一代AI基礎(chǔ)設(shè)施的數(shù)據(jù)中心平臺。

抖動低于30fs，大幅超越PCIe 7.0規(guī)范要求

PI6CG33A06的核心競爭力在于其極致的抖動控制能力。該器件可產(chǎn)生精確的25MHz和100MHz參考時鐘，實現(xiàn)低于30飛秒（fs）的有效值抖動（RMS Jitter）。這一數(shù)字不僅顯著優(yōu)于PCIe 7.0規(guī)范所要求的最大67fs上限，更比英特爾? CK440Q規(guī)范中定義的80fs水平大幅提升。

對于運行在128.0 GT/s速率下的PCIe鏈路而言，如此低的抖動意味著更充裕的設(shè)計余量，幫助工程師在復雜的PCB走線與連接器之間從容應(yīng)對信號完整性挑戰(zhàn)。在800G與1.6T網(wǎng)絡(luò)以及先進AI加速器對帶寬需求急劇攀升的當下，精確的時鐘同步對于維持數(shù)據(jù)中心系統(tǒng)的性能與可靠性至關(guān)重要。

集成終端+獨立OE，設(shè)計更簡潔、功耗更可控

在架構(gòu)設(shè)計上，PI6CG33A06采用了Diodes專有的低功耗高速電流轉(zhuǎn)向邏輯（LP-HCSL）技術(shù)，并集成了片上終端。與傳統(tǒng)HCSL方案相比，該技術(shù)可將時鐘相關(guān)功耗降低至少50%，有效減輕高密度AI服務(wù)器機架的熱負載壓力。

高度集成的設(shè)計最多可省去24個外部電阻，既降低了物料清單（BOM）成本，又簡化了PCB布局，釋放出的電路板空間可用于增強散熱或增加計算與存儲資源。此外，六個輸出中的每一個均配備獨立的輸出使能（OE）引腳，設(shè)計人員可根據(jù)實際需求更靈活地管理功耗，實現(xiàn)更精細化的系統(tǒng)運行控制。

兼容Intel CK440Q-Lite，無縫銜接現(xiàn)有架構(gòu)

PI6CG33A06支持Intel CK440Q-Lite規(guī)范，并設(shè)計用于現(xiàn)有的服務(wù)器時鐘架構(gòu)。這意味著設(shè)計人員無需對既有系統(tǒng)進行大規(guī)模改動，即可在復用經(jīng)過驗證的設(shè)計方案的基礎(chǔ)上，顯著提升時序性能與整體系統(tǒng)余量，大大縮短了產(chǎn)品導入周期。

PCI-SIG總裁兼主席Al Yanes對此表示："PCIe 7.0規(guī)范正將系統(tǒng)性能推向新高度，尤其是在人工智能與高帶寬數(shù)據(jù)中心應(yīng)用領(lǐng)域。PCIe時鐘發(fā)生器，包括Diodes的PCIe 7.0時鐘發(fā)生器，有助于簡化系統(tǒng)集成，以支持這些進步。"

小型封裝，適配空間受限場景

PI6CG33A06采用40引腳、5mm×5mm VQFN（ZLF）封裝，在提供六路差分HCSL輸出的同時，將芯片面積控制在了極小的范圍內(nèi)，非常適合空間受限的高密度服務(wù)器和數(shù)據(jù)中心設(shè)備。器件支持25MHz晶體或來自XO/TCXO/OCXO的外部參考輸入，以滿足不同應(yīng)用場景對PPM精度的要求。工作電壓為3.3V，工作溫度范圍覆蓋-40°C至+85°C。

目前，PI6CG33A06已全面開放訂購。在AI基礎(chǔ)設(shè)施建設(shè)加速推進、PCIe 7.0生態(tài)逐步落地的大背景下，這款超低抖動時鐘發(fā)生器有望成為下一代高帶寬數(shù)據(jù)中心平臺的關(guān)鍵時鐘基石。