存儲器是構(gòu)成數(shù)字系統(tǒng)的另一類重要器件。由于這些數(shù)字系統(tǒng)處理的數(shù)據(jù)量越來越大,運(yùn)算速度越來越快,這就要求存儲器件相應(yīng)提高存儲容量和存取速度，半導(dǎo)體存儲器技術(shù)必須滿足這些要求。存在多種不同功能的半導(dǎo)體存儲器。根據(jù)數(shù)據(jù)易失性,即斷電后能否保存數(shù)據(jù)的特點(diǎn),可以將存儲器分為揮發(fā)性和非揮發(fā)性。非揮發(fā)性存儲器是電路掉電后數(shù)據(jù)能保持的多種類型存儲器，包括只讀存儲器(ROM)，其形式從早期的掩膜ROM逐漸演變?yōu)榭?a href="http://m.sdkjxy.cn/v/tag/1315/" target="_blank">編程 ROM(PROM)、可擦除可編程 ROM(EPROM)、電可擦除可編程 ROM(EPROM)，直至20世紀(jì)90年代后迅速發(fā)展及廣泛應(yīng)用的快閃(Flash)存儲器。ROM雖然具有非揮發(fā)性優(yōu)點(diǎn)，但它們的讀寫速度(尤其是寫速度)都較慢，所以,ROM一般用于外設(shè)存儲或某些固化程序存儲。與此相對的揮發(fā)性存儲器是斷電后不能保存數(shù)據(jù)的存儲器,通常指隨機(jī)存儲器(RAM),它具有讀寫速度快、存儲容量大等優(yōu)點(diǎn)。根據(jù)數(shù)據(jù)保存是否需要刷新又可以將其分為靜態(tài) RAM(SRAM)和動態(tài) RAM(DRAM)。SRAM 是一種只要不斷電數(shù)據(jù)就可以一直保持的RAM,它利用RS鎖存器反饋?zhàn)员?shù)據(jù)的原理，每個存儲單元一般需要6個晶體管實(shí)現(xiàn)。與之相異的DRAM,是靠 MOS電容存儲電荷來標(biāo)志"o"、""二值信息的存儲器。但這種存儲電荷會由于電容漏電使得信息逐漸丟失，必須持續(xù)定時給電補(bǔ)充電荷(即刷新)。因此,DRAM必須有刷新控制電路,這不僅使結(jié)構(gòu)變得復(fù)雜,也使操作較為復(fù)雜。盡管如此,DRAM由于單元結(jié)構(gòu)簡單,有利于提高存儲密度,成為目前大容量RAM的主流產(chǎn)品。當(dāng)今世界存儲器產(chǎn)值約占整個半導(dǎo)體工業(yè)的20%,DRAM則占存儲器的50%。由于其產(chǎn)量之大,DRAM已被譽(yù)為"地球上數(shù)量最大的人工制品"。本節(jié)簡要討論應(yīng)用廣泛的DRAM、Flash等存儲器件的基本原理和技術(shù)演進(jìn)。

3.7.1 DRAM存儲器原理與演進(jìn)

DRAM的研發(fā)始于20世紀(jì)60~70年代，人們曾提出由不同結(jié)構(gòu)存儲單元構(gòu)成的多種DRAM。一般設(shè)想用一個MOS電容或MIM電容儲存電荷信號,再通過一個或幾個晶體管實(shí)現(xiàn)電荷信號讀寫。第一代商用DRAM由Intel公司在1970年開始量產(chǎn)，它具有1kb存儲容量,采用p溝MOS技術(shù)與3管存儲單元,其讀出信號較大，且讀出屬非破壞性，外圍控制電路相對簡單,但單元結(jié)構(gòu)相對復(fù)雜，不利于提高集成度。所以,Intel在其第二代4kbDRAM產(chǎn)品中,就改為單管存儲單元,并采用n溝MOS技術(shù)。單管單電容(1T/1C)DRAM是1968年由IBM公司R.H.Dennard發(fā)明[1,由于其存儲單元結(jié)構(gòu)簡單，占用面積小,集成度和生產(chǎn)成本皆具有明顯優(yōu)勢，至今仍得到普遍應(yīng)用。

圖3.39是1T/1C DRAM存儲單元電路圖[2]。該單元中電容稱為存儲電容，用于儲存電荷信號，晶體管稱為存取晶體管或元胞晶體管,用來控制對電荷信號的讀寫。這種1T/1C單元結(jié)構(gòu)處于一個縱橫交錯的矩陣連線中，與晶體管柵極相連的稱為字線,與晶體管漏極相連的稱為位線,晶體管的源極經(jīng)過存儲電容Cs串聯(lián)接至公共極板(或簡稱為極板)，該極板可以接地或者其他某個固定電位(如Vaa/2)。在晶體管的漏極上還存在位線電容CB,它是晶體管漏區(qū)與襯底形成的np結(jié)勢壘電容，因?yàn)槲痪€將許多個晶體管的漏極并聯(lián)，所以,Cn的大小不是單個晶體管的漏極np結(jié)電容，而是需要乘上同一條位線上連接的存儲單元個數(shù)(一般為256~512)，另外,位線還要連接到讀出放大器，實(shí)際上還應(yīng)包括放大器的輸人電容。Ce常為Cs的6~10倍。

進(jìn)行寫操作時，字線施加高電平，使晶體管導(dǎo)通,位線上的數(shù)據(jù)(電位)便通過晶體管而被存入Cs中。為保證寫人過程中晶體管始終導(dǎo)通，字線高電平電位需要升壓到比位線高電平(如V)至少高一個Vr。進(jìn)行讀操作時，位線預(yù)先充電至某個電位VmP(如Va/2)，然后字線給出高電平，使晶體管導(dǎo)通。這時Cs的存儲電荷將與CB分享,使兩者電平發(fā)生變化。若Cs上原來存儲節(jié)點(diǎn)的電位為Vs(0V或高電平),而這時位線電位為VmP，則執(zhí)行讀操作后，通過電荷分享,這時位線電位改變量為

當(dāng)Vs為低電平(如0V)時,經(jīng)過讀操作后V<0;當(dāng)Vs為高電平(如5)時,經(jīng)過讀操作后V>0。但由于CB>Cs，V通常只有100mV量級甚至更低。所以,這種1T/1CDRAM的信號需要用差分放大器進(jìn)行放大讀出。另外,還可以看到存儲單元信號被讀出后,Vs的電位既不是0V,也不是Va,而是在Vup附近,所以,1T/1CDRAM的讀出屬于破壞性讀出,在讀出之后需要對Cs中的信號電荷進(jìn)行恢復(fù)。

對于DRAM,即使不對存儲電容中信號進(jìn)行讀取,經(jīng)過一段時間后,信號電荷也會逐漸流失。電荷流失途徑通常包括存取晶體管源結(jié)漏電、晶體管關(guān)態(tài)漏電、柵誘導(dǎo)漏極漏電(GIDL)、場寄生晶體管漏電、電容漏電,這些漏電會影響存儲器的保持特性。在DRAM中，在這些信號電荷沒有明顯流失前,需要對存儲單元進(jìn)行刷新。通常在每間隔某個時間段(如64ms),主動對單元存儲信息讀取與恢復(fù)一次。

由上述工作原理可知,存儲電容和存取晶體管是DRAM研發(fā)中的關(guān)注焦點(diǎn)。表3.1列出了ITRS2013預(yù)測的DRAM發(fā)展中存儲電容和存取晶體管相應(yīng)演變路徑。由表3.1可見,隨著技術(shù)演進(jìn),DRAM半線距在不斷縮微,存儲單元面積持續(xù)縮小，但單元存儲電容值保持在約20fF(40nm以前為25fF),這就提出了在小面積上制作大電容的課題,存儲電容結(jié)構(gòu)從最初的平面發(fā)展為溝槽或疊層,疊層電容結(jié)構(gòu)也從圓柱形演變?yōu)榕_柱形,從多晶硅/氧化層/多晶硅(SIS)演變?yōu)榻饘?高k介質(zhì)/金屬(MIM)。另一方面,隨著單元面積縮小,留給存取晶體管空間越來越小，以至于晶體管SCE越來越嚴(yán)重,關(guān)態(tài)漏電越來越大,這就提出了在小面積上制作低漏電晶體管的課題。存取晶體管也從簡單平面結(jié)構(gòu)演變?yōu)榱Ⅲw結(jié)構(gòu)，如凹陷溝道晶體管(reessedchannetarray transistor, RCAT)、鰭形場效應(yīng)晶體管(FinFET)以及豎直溝道晶體管(vertical cell transistor,VCT)等。

3.7.2 DRAM存儲電容結(jié)構(gòu)

一個平板電容器如果長、寬、高尺寸等比例縮小,其電容值將減小。隨著器件尺寸縮微Cs按理應(yīng)該不斷變小。但考慮到結(jié)漏電、晶體管亞閾值漏電、介質(zhì)漏電、宇宙射線或封裝材料中殘余放射性元素(如Sr:)引起的電荷損失以及差分放大器本征失配等因素,就要求C至少不小于25或20F。隨著技術(shù)進(jìn)步,DRAM存儲單元面積在不斷縮小,所以,DRAM 研發(fā)工作的主要課題之一為如何在有限芯片面積內(nèi)制作較大電容。電容增值技術(shù)主要可分為兩類:一類是通過宏觀或微觀結(jié)構(gòu)改變增加電容表面積,另一類是應(yīng)用高介電常數(shù)電容介質(zhì)。本節(jié)重點(diǎn)介紹第一類電容增值技術(shù)多種存儲電容結(jié)構(gòu),而高k介質(zhì)用于DRAM存儲電容則在3.7.3節(jié)討論。

圖3.40為平面電容DRAM存儲單元結(jié)構(gòu)剖面示意圖[3。在這種結(jié)構(gòu)中，存儲電容并排位于存取晶體管之側(cè),電容占用面積較大，可達(dá)整個存儲單元的30%以上。如果用F表示器件特征尺寸，平面電容DRAM單元尺寸高達(dá)20~30F。下面介紹的三維電容，其存儲單元尺寸可在8F以下。因此,平面電容只用于早期1Mb以下低容量DRAM中。

隨著DRAM單元面積不斷縮微,存儲電容結(jié)構(gòu)從平面轉(zhuǎn)向三維,包括向下發(fā)展的溝槽電容和向上發(fā)展的疊層電容。自20世紀(jì)80年代中期開始,IBM、TI和Toshiba公司開始致力于溝槽電容DRAM的開發(fā)。在襯底下挖一個幾微米的溝槽,把電容制作在溝槽側(cè)壁，這樣可獲得比平面型大得多的電容表面積。圖3.41(a)和(b)分別為兩種溝槽電容DRAM存儲單元結(jié)構(gòu)剖面示意圖[3]。在圖3.41(a)所示的傳統(tǒng)溝槽電容DRAM中，把填充在溝槽內(nèi)的多晶硅作為極板,信號電荷則儲存在襯底中,這種設(shè)計(jì)使得信號電荷易于流失或受其他一些因素(如a粒子等)的干擾。為解決這一問題，后來又發(fā)展了襯底極板溝槽(SPT)電容，如圖3.41(b)所示。在這種結(jié)構(gòu)中,把信號電荷存儲在溝槽內(nèi)部,溝槽外側(cè)(即襯底)作為極板。在有些溝槽電容DRAM中，為實(shí)現(xiàn)與襯底徹底電隔離,甚至把存儲電極和極板都制作在溝槽內(nèi)部。

由于溝槽是制作在襯底下面,因此，溝槽電容DRAM表面形貌相對較為平整,這為后續(xù)加工帶來方便。另外，由于溝槽是在流片初始階段制作,給予晶體管的熱積累(也稱熱預(yù)算)相對較小,有利于制造高性能晶體管。但溝槽電容DRAM也存在一些問題，尤其在發(fā)展早期,制作具有較高深寬比(AR)溝槽的工藝難度大，而且溝槽電容一般只能采用SiO2/SiN。介質(zhì),早期工藝無法在溝槽內(nèi)制作高k介質(zhì)。所以，早期認(rèn)為溝槽電容只適用于1~4Mb中等容量DRAMH3]。隨著技術(shù)發(fā)展，現(xiàn)在不僅可制作 AR>60的溝槽，而且采用原子層淀積(ALD)技術(shù)在溝槽內(nèi)部也可以淀積保形性與均勻性良好的高k介質(zhì)[4]。結(jié)合多種電容增在技術(shù)和新結(jié)構(gòu)的運(yùn)用，溝槽電容至少可以用到11 nm技術(shù)代DRAM。隨著單元尺寸不斷減小，溝槽直徑也在不斷減小。單純增加溝槽深度，雖然可以保持有較大電容面積,但過高AR工藝仍有難度。在90年代，Toshiba發(fā)明了一種電容新結(jié)構(gòu)一瓶形溝槽電容,它在保持溝槽原有開孔直徑前提下，通過對溝槽下半部溝槽孔徑進(jìn)行擴(kuò)展，達(dá)到擴(kuò)大電容面積的目的[.6]。IBM和Infineon采用這一原理，并結(jié)合其他電容增值技術(shù)，將其成功應(yīng)用到100nm以下DRAM中[7.18。圖3.42展示瓶形溝槽電容制作原理,其主要工藝步驟如下[7]。

(1)Si,N4阻擋層定位。在氧化層掩蔽下刻蝕硅溝槽,接著在溝槽內(nèi)外淀積薄SisN。覆蓋層,并涂布光刻膠以填充溝槽,然后回刻光刻膠與SigN，至溝槽內(nèi)一定深度,如圖3.42(a)所示。

(2)溝槽電容與晶體管的隔離工藝。去除全部光刻膠后,以溝槽下半部的Si.N。作為阻擋層,進(jìn)行LOCOS氧化,在溝槽上半部側(cè)壁上生長SiO2，如圖3.42(b)所示,這種昵稱為"衣領(lǐng)"的氧化物作為溝槽電容與晶體管的隔離區(qū)。(3)瓶形溝槽電容區(qū)形成。選擇性去除溝槽下半部SiN,后,采用濕法腐蝕或各向同性干法刻蝕工藝,擴(kuò)大下半部硅溝槽,形成如圖3.42(c)所示的瓶形溝槽。

(4)公共極板、電容介質(zhì)形成。采用氣相摻雜或等離子體摻雜,對溝槽下半部硅進(jìn)行自對準(zhǔn)摻雜,形成存儲電容的公共極板,再生長或淀積電容介質(zhì),如圖3.42(d)所示。其后多晶硅存儲電極的淀積與傳統(tǒng)溝槽電容工藝相同。

采用AL.D技術(shù)后,可以用高k介質(zhì)(如Al,O)代替NO介質(zhì),也可以采用半球形晶粒表面技術(shù),進(jìn)一步增大電容。綜合應(yīng)用各種技術(shù),電容可顯著增加[8。隨著溝槽直徑變得越來越細(xì),溝槽內(nèi)部存儲電極的電阻變得越來越大,嚴(yán)重制約存取速度的提高。在某些高密度溝槽電容DRAM中,把多晶硅存儲電極改成金屬電極。TiN是一種導(dǎo)電能力較好且能承受后續(xù)高溫(1050C)工藝的金屬材料，但它直接淀積在介質(zhì)上界面質(zhì)量較差,所以，可以在介質(zhì)上先淀積一層很薄的多晶硅，然后在多晶硅上再淀積TiN,這樣電容結(jié)構(gòu)就由SIS變成了MSISL8]。

另一種制作三維存儲電容的方法是疊層電容。圖3.43是疊層電容DRAM存儲單元結(jié)構(gòu)剖面示意圖[13。其優(yōu)點(diǎn)為易于制造，對a粒子等具有強(qiáng)抗輻照能力,降低軟錯誤幾率,對襯底中存在的多種漏電機(jī)制不敏感,適宜于高k介質(zhì)的淀積。疊層電容結(jié)構(gòu)在4Mb以上大容量DRAM中被廣泛采用。

根據(jù)存儲電容相對于位線的位置,疊層電容DRAM又可分為位線下方電容(CUB)和位線上方電容(COB)兩種方法,分別如圖3.44(a)和(b)所示(0。早期疊層電容DRAM的存儲電容制作在位線下方,其單元利用面積有限,隨后發(fā)展COB疊層電容DRAM可充分利用單元面積以制作存儲電容,在16 Mb DRAM生產(chǎn)中就開始采用COB疊層電容。

為進(jìn)一步充分利用存儲單元面積，人們還曾設(shè)想采用多疊層電容，但其制備工藝過于復(fù)雜。另一種既可行又能增大電容面積的方法是采用圓柱形(cylinder)電容,如圖3.45所示。這種結(jié)構(gòu)首先在存儲單元上方形成圓柱形電極,通常用重?fù)诫s多晶硅制作,然后再淀積介質(zhì)和極板,這種電容結(jié)構(gòu)有時又稱為杯形或皇冠形電容。圓柱形電容可顯著增加電容面積,在1Gb以上大容量DRAM制造中得到廣泛應(yīng)用。圓柱形電容的高度為1.0~2.5m，一方面因?yàn)楸砻鎳?yán)重起伏會顯著影響良率,另一方面過高結(jié)構(gòu)電容也給接觸孔刻蝕帶來困難[4]。當(dāng)DRAM進(jìn)人亞100nm技術(shù)代后,圓柱體高寬比將變得越來越大，使其力學(xué)穩(wěn)定性下降,可能產(chǎn)生傾斜,甚至導(dǎo)致相鄰兩個存儲電極橋連。為解決這一問題，人們提出了一些制造無傾斜圓柱電容的方法。結(jié)合應(yīng)用高k介質(zhì),圓柱形電容可適用至32nm技術(shù)代。

當(dāng)特征尺寸縮小至32nm以下時，采用占用面積更小的臺柱形(pillar或pedestal)電容結(jié)構(gòu)。圖3.46展示圓柱形(杯形)電容和臺柱形電容的剖面結(jié)構(gòu)[20。由圖3.46可見,在圓柱形電容中,每個電容單元周期(d)應(yīng)當(dāng)不小于2倍存儲電極厚度(1sN)、4倍介質(zhì)層物理厚度(tDv)、極板底部直徑(tr1)、單元間極板寬度(tpt2)以及加工偏差(e)之和。由于tm和e之和最小也要達(dá)到10nm,當(dāng)特征尺寸低于32nm時，要容納上述各層變得幾乎不可能。相反,臺柱形電容對特征尺寸的要求相對寬松些,其單元周期(d)只要不小于存儲電極直徑(tsv)、2倍介質(zhì)層物理厚度(tbi)、單元間極板寬度(t)以及加工偏差(e)之和。根據(jù)設(shè)計(jì)規(guī)則,20 nm節(jié)點(diǎn)要求te9nm，15 nm節(jié)點(diǎn)要求tbe5 nm,而這樣的要求對于高k介質(zhì)是可行的。當(dāng)然,由于臺柱形較圓柱形表面積相對較小，因此，如果采用相同厚度介質(zhì)層,要獲得同樣大小的電容值,臺柱形的高寬比(AR)需比圓柱形大得多,圓柱形AR一般約為十幾，而臺柱形AR則需為60~100,這給加工工藝帶來極大挑戰(zhàn)[20]。

除了應(yīng)用微細(xì)加工技術(shù)優(yōu)化縮微電容結(jié)構(gòu)外,還有一種通過調(diào)節(jié)多晶硅生長工藝的方法，使多晶硅表面形成半球狀晶粒形貌,增大電容電極面積,使存儲電容增值。這種方法由NEC公司提出,被稱為"半球形晶粒(hemispherical grained，HSG)"多晶硅電極工藝[2。這種具有 HSG表層的多晶硅膜制備原理與工藝步驟如下:首先在超高真空及較低溫度下，在潔凈SiO。表面淀積無氧化的平坦非晶硅薄膜;接著在略高溫度和硅原子束或氣態(tài)源(如Si.H。)適度氣流條件下，非晶表面上產(chǎn)生自發(fā)硅晶核生長;隨后在超高真空退火作用下，通過非晶表面硅原子擴(kuò)散運(yùn)動與聚集，使籽晶核逐漸生長成半球晶粒。實(shí)驗(yàn)表明，利用半球狀晶粒表面多晶硅電極制作的電容,其電容值可以達(dá)到光滑表面的兩倍。這種HSG多晶硅電極技術(shù)可以有效用于上述多種平面與立體結(jié)構(gòu)疊層存儲電容制備，曾在256 Mb等多代DRAM產(chǎn)品中實(shí)際應(yīng)用。HSG多晶硅電極技術(shù)也可與高k介質(zhì)結(jié)合用于制作存儲電容。

.7.3 DRAM中的高k介質(zhì)電容增值技術(shù)

第二類電容增值方法就是使用高介電常數(shù)(高k)介質(zhì)作為存儲電容介質(zhì)。早期DRAM存儲電容大多采用SiO2/SigN。雙層介質(zhì)結(jié)構(gòu)(簡寫為NO)，因?yàn)镾igN,的介電常數(shù)(k7)高于SiO2,引入Si,N，一方面可以提高介質(zhì)層的有效介電常數(shù)，另一方面可以填補(bǔ)超薄SiO2層中的針孔。在0.25 pm 256 Mb DRAM中的NO介質(zhì)等效氧化層厚度(EOT)已減小為4.5~5.0nm。若進(jìn)一步縮微,其厚度將小于NO介質(zhì)EOT極限3.5~4.0nm[22]。低于這一極限，介質(zhì)層漏電將超過每單元1fA的標(biāo)準(zhǔn)，所以，人們在大容量DRAM開始引入高介質(zhì)。圖3.47展示了21世紀(jì)初以來DRAM存儲電容演進(jìn)歷史和發(fā)展趨勢。由圖3.47可見,隨著技術(shù)發(fā)展,存儲電容介質(zhì)的k值呈階梯式上升，大致可把用于DRAM存儲電容的高k介質(zhì)分為3代。第一代是k<30的高k介質(zhì),以Ta2Os、Al2O3為代表，主要用于~1Gb DRAM;第二代是3050的超高k介質(zhì),以TiO2、SrTiO3(簡稱STO)、Ba,Sr-TiO3(簡稱 BSTO或 BST)為代表,主要用于8Gb 以上的DRAM。

Ta2Os是最早用于DRAM存儲的高k介質(zhì),其k值可以在一個較大范圍內(nèi)變化。如果將其淀積在多晶硅上，其k值約為20左右,電容結(jié)構(gòu)為金屬/絕緣層/多晶硅(MIS)。其EOT約可減小為2~3 nm,能夠用于0.13m技術(shù)代DRAM[22]。后來又有研究發(fā)現(xiàn)，當(dāng)TaOs淀積在金屬而不是多晶硅上時,其k值可超過50,所以,Ta2OsMIM結(jié)構(gòu)的電容可用于28 nm技術(shù)代DRAM。

在高k介質(zhì)家族中，Al2O。的k值相對較小(~10)，但其具有優(yōu)良絕緣特性,可采用較薄物理厚度的介質(zhì)層。Al2O3可以用ALD技術(shù)制備,工藝溫度低(<450C)，有利于工藝集

成,曾用于70 nm以上技術(shù)代 DRAM芯片。ZrO2的k值約為50,可用于更小尺寸DRAM制造,其EOT可低至0.6 nm,適用于28 nm以上技術(shù)代 DRAM。

對于20nm以下DRAM,如仍采用臺柱形電容結(jié)構(gòu),在工藝可接受的高寬比條件下,據(jù)估算其介質(zhì)層EOT需小于0.4nm,這時只有超高k介質(zhì)才有可能用于存儲電容。BST的k值可為200~400,有望在更小尺寸DRAM中獲得應(yīng)用,目前它仍存在一些問題。通常k>150的超高k介質(zhì)禁帶寬度小于3.5eV，與金屬電極接觸勢壘普遍較低，介質(zhì)漏電過大。另有研究表明，當(dāng)BST介質(zhì)層很薄時，其k值會變小;而當(dāng)金屬底電極很薄時，其功函數(shù)也會變小,因此,金屬電極材料的選取和工藝優(yōu)化也是一個關(guān)鍵問題。

3.7.4 DRAM中的存取晶體管

DRAM芯片中有兩類晶體管單元存儲晶體管和外圍電路晶體管。單元存儲晶體管一般是n MOSFET,而外圍電路通常用CMOS。這兩種晶體管由于應(yīng)用目的和應(yīng)用環(huán)境不同,對它們的技術(shù)要求也不相同。外圍電路晶體管與低功耗邏輯電路要求類似,只是速度相對較低,其制造工藝大致與兩個技術(shù)代前的低功耗邏輯器件工藝相當(dāng)[20。存儲晶體管對漏電要求特別高,因?yàn)檫@關(guān)系到DRAM的保持特性。存儲晶體管主要的漏電機(jī)制有:結(jié)漏

電和亞國值漏電兩種。要減小亞閾值漏電,除了要控制短溝道效應(yīng)(SCE),最直接的辦法就是適當(dāng)提高Vr,但這與縮微趨勢不符。在某些 DRAM中,晶體管關(guān)態(tài)時柵極(字線)不是來用零電平而是采用負(fù)電壓，或者施加襯偏電壓,這些都可以減小晶體管關(guān)態(tài)時的亞闊值。電。在DRAM單元尺寸持續(xù)縮小的背景下，要控制好SCE.必須不斷提高襯底摻雜濃度但過高的襯底摻雜濃度,會導(dǎo)致結(jié)漏電增大。當(dāng)襯底摻雜超過1015cm時,帶帶隧穿結(jié)流電就變得越來越嚴(yán)重。人們提出了一些方法，如只在溝道區(qū)局部重?fù)诫s,在源漏結(jié)下方仍然輕摻雜。這類方法緩解了亞閾值漏電和結(jié)漏電的矛盾,但也增加了工藝復(fù)雜性。最為頭疼的是,當(dāng)單元面積整體在縮小時,這些需要重?fù)诫s和輕摻雜區(qū)域的距離在不斷縮短,這類方法的優(yōu)點(diǎn)在逐步喪失[2]。所以,進(jìn)人100nm以后,具有優(yōu)良漏電特性的新結(jié)構(gòu)存儲晶體管研發(fā)和應(yīng)用就變得越來越迫切。

在非常小的存儲單元中,若采用傳統(tǒng)平面晶體管,則其溝道長度和寬度都只能在1F左右，SCE勢必很嚴(yán)重。若能將晶體管溝道有意加長，就可有效改善SCE。凹陷溝道晶體管(RCAT)就是按這一思路提出來的一種方案。圖3.48為RCAT剖面結(jié)構(gòu)[20]。2003年 Samsung公司首先在88nm512 Mb DRAM中采用RCAT作為存儲晶體管，其光刻柵長為75.nm,溝道凹陷深度可達(dá)150 nm，大大增加實(shí)際溝道長度,可以適當(dāng)降低襯底摻雜濃度,其SCE、結(jié)漏電和接觸電阻溝道變長都有所改善，與平面晶體管相比,RCAT顯著改善了存儲單元的保持特性[21]。RCAT可能存在的風(fēng)險(xiǎn)如下:字線、位線寄生電容可能會增加，通態(tài)電流減小，不同晶面上溝道遷移率不同。后來Samsung公司在70 nm2Gb DRAM制造中發(fā)明了球形凹陷溝道晶體管(SRCAT),將凹陷溝道底部做成球形,進(jìn)一步增加了溝道長度,降低了SCE，改善了保持特性。這種晶體管可以縮微至40~50nm節(jié)點(diǎn)[25]。

鰭形場效應(yīng)晶體管(FinFET)在22 nm以下邏輯電路中已有應(yīng)用。由于溝道由兩個或3個柵控制,FinFET較平面器件有更理想的亞閾值特性和更好抑制SCE的能力。將FinFET用作 DRAM存儲晶體管，一方面可以減小亞閾值漏電，另一方面可以采用更低襯底摻雜濃度,降低結(jié)漏電，從而優(yōu)化DRAM的保持特性。

32 nm節(jié)點(diǎn)以下的DRAM,其單元尺寸更小，晶體管安排也更緊湊，有效方法就是把晶體管豎起來,如圖3.49所示，做成豎直溝道晶體管(VCT)。這樣,每個存儲單元所占面積有可能低至4F。VCT通常都是應(yīng)用硅臺柱(pillar)制作，一般都是環(huán)柵晶體管(surrounding gate transistor, SGT)。 圖3.49展示一種豎直溝道晶體管DRAM單元結(jié)構(gòu)[27。通過3步硅刻蝕,形成硅柱上、中、下3個部分，上部分作為VCT的溝道，中間部分摻砷作為存儲節(jié)點(diǎn)，下部分摻硼則是為了改善單元之間的隔離。VCT由于采用環(huán)柵結(jié)構(gòu),柵對溝道控制能力很強(qiáng),所以,對溝道不需要高濃度摻雜,晶體管的結(jié)漏電和GiIDL第3章集成電路基礎(chǔ)器件等都可得到控制,有益于增強(qiáng)存儲器保持特性。

3.7.5 非揮發(fā)性存儲原理

非揮發(fā)性存儲器是斷電后數(shù)據(jù)仍能保持的存儲器。除了ROM、掩膜ROM外,可編程的非揮發(fā)性存儲器都用浮柵晶體管來存儲信息。圖3.50是浮棚品體管在不同荷電狀態(tài)時的器件結(jié)構(gòu)和能帶示意圖!。浮柵晶體管就是在普通晶體管的柵介質(zhì)中插入一個不連通的柵極,稱為浮柵,而疊在它上面可與電路相連的柵極稱為控制柵。當(dāng)用某些方法改變浮柵荷電狀態(tài)時,晶體管閾值電壓將相應(yīng)變化。圖3.51是浮柵晶體管在不同荷電狀態(tài)時的轉(zhuǎn)移特性2,相對于浮柵未荷電時,浮柵注人負(fù)電荷(電子)后,器件Vr將變大,增加量為-Q/C.(Cr為控制柵與浮柵間的電容)。當(dāng)選用一個介于兩個Vr之間的某個柵壓(如5V),則通過測量是否有漏源電流，就可以判斷出浮柵晶體管中電荷的存儲狀態(tài),這個過程就是讀過程。浮柵未荷電時V+較低,可以測到較大漏源電流,此時狀態(tài)定義為邏輯"1";浮柵荷負(fù)電時VT較高,漏源電流幾乎為零,此時狀態(tài)定義為邏輯"0"。將電荷注入或移出浮柵的過程稱為寫過程。圖3.50表明,SiO2/Si界面導(dǎo)帶勢壘高度(3.2eV)低于價(jià)帶勢壘高度(4.0eV)，電子注入或移出的效率比空穴要高得多,所以,在浮柵晶體管中都以電子而非空穴作為存儲電荷。一般把電子注入浮柵的過程稱為編程,而把電子移出浮柵的過程稱為擦除。沒有寫操作情況下,存儲在浮柵中的電子也會因微小漏電流減少，但這個過程很長,在室溫下存儲信息保存期通常超過10年。

電子注入或移出浮柵的物理機(jī)制很多,最具代表性的有3種。第一種是用波長小于290nm的紫外線照射，如圖3.52(a)所示。當(dāng)紫外線照射到透光晶體管的浮柵時，可將浮柵中導(dǎo)帶或價(jià)帶電子激發(fā)至SiO2導(dǎo)帶，此時若浮柵處于荷電狀態(tài)，則內(nèi)建電場將驅(qū)使這些電子發(fā)射至襯底或控制柵使浮柵回到未荷電狀態(tài)。但若浮柵處于未荷電狀態(tài),則紫外線照射無法將電子注人或移出浮柵,所以,這種電荷轉(zhuǎn)移機(jī)制只能被用作擦除。第二種是熱電子注人[0],如圖3.52(b)所示。當(dāng)晶體管漏極加上較偏壓產(chǎn)生較高溝道電場時，電子在平均自由程內(nèi)券得的能量遠(yuǎn)高于kT，這種電子被稱為熱電子MOSFET中,電場分布是不均勻的,在漏端附近會.在o()有較高電場,生成較多熱電子,其中能量足夠高的VT電子,具有較高幾率越過SiO/S勢壘,注人氧化V=-Q/CmC層,并存儲在浮柵中。這個過程可稱為溝道熱電子注人。根據(jù)其原理,它對浮柵晶體管存儲器,只能VasVm5VVr用于編程。第三種電荷轉(zhuǎn)移機(jī)制是FowlerNordheim隧穿(F-N隧穿),其過程如圖3.52(e)所示。較高柵極偏壓電場降在介質(zhì)使其能帶傾斜,電子就有可能通過量子隧穿機(jī)制穿越三角勢壘,注人或移出浮柵。這種機(jī)制最早是由Fowler和Nordheim發(fā)現(xiàn),其隧穿電流密度」與氧化層電場強(qiáng)度E的關(guān)系為=AE2exp(一B/E)，其中,A、B是與勢壘高度和氧化層中電子有效質(zhì)量有關(guān)的常數(shù)。由其原理可知,隨著氧化層兩側(cè)偏壓極性的改變，隧穿電流的方向也可改變，所以,F-N隧穿既可用作編程，也可用作擦除。

第一個EPROM產(chǎn)品是1971年由Intel研制的2kbEPROM。當(dāng)時用的浮柵晶體管是P溝器件,雖然溝道輸運(yùn)載流子為空穴，但在漏端附近的高電場導(dǎo)致雪崩碰撞電離，產(chǎn)生的熱電子也能注人浮柵,這種熱電子注人又稱為雪崩電子注人。后來量產(chǎn)的多種EPROM芯片則采用N溝浮柵晶體管。單個浮柵晶體管就可構(gòu)成EPROM的存儲單元。利用浮柵晶體管浮柵荷電狀態(tài)影響V的原理,通過施加一個中等大小柵壓,判斷是否有源漏電流,可實(shí)現(xiàn)讀過程。寫操作為電荷轉(zhuǎn)移過程，可分別通過溝道熱電子注人和紫外線照射放電來完成，編程用溝道熱電子注人，擦除用紫外線照射，因此，EPROM芯片需要在上方開一個透光的窗口。編程過程一般較快,約為數(shù)百微秒,擦除過程則很慢,通常需要數(shù)分鐘至數(shù)十分鐘。EPROM的優(yōu)點(diǎn)是結(jié)構(gòu)簡單,只有一個晶體管;缺點(diǎn)是不僅在擦除時需要專門的紫外線擦除器擦除時間長,且所有單元一起擦除,編程時又需要用一個能產(chǎn)生10V以上脈沖電壓的編程器。

為克服EPROM的缺點(diǎn)，研究者發(fā)明了利用電學(xué)方法進(jìn)行擦除的EPROM。EPROM的存儲單元由一個選通管和一個存儲管構(gòu)成,其電路如圖3.53(a)所示。存儲管是EPROM的核心，它的基本結(jié)構(gòu)與浮柵晶體管相近，只是浮柵與漏交疊區(qū)的氧化層很薄(通常在20nm以下),如圖3.53(b)所示。這個薄氧化層區(qū)域稱為隧道區(qū),因?yàn)楫?dāng)柵-漏之間偏壓足夠高時，就會在該區(qū)域發(fā)生F-N隧穿。根據(jù)不同偏壓極性，可以完成編程和擦除。為了保護(hù)隧道區(qū)的氧化層,EPROM的存儲單元增加了一個選通管,以避免每次讀操作時字線脈沖電壓損傷存儲管隧道區(qū)氧化層,有利于延長隧道區(qū)超薄氧化層的壽命。當(dāng)然,這也同時帶來了結(jié)構(gòu)上的復(fù)雜,限制了集成度的提高，一般低于1Mb。EPROM讀操作通常只需要5V電壓,而編程和擦除則需要高達(dá)20V的脈沖電壓，且編程和擦除過程約需數(shù)十毫秒。EPROM的優(yōu)點(diǎn)是可以對任意單元進(jìn)行單個擦除。

3.7.6 快閃存儲器

快閃存儲器是現(xiàn)今應(yīng)用最為廣泛的非揮發(fā)存儲器。它結(jié)合EPROM結(jié)構(gòu)簡單和EPROM可用電擦除的優(yōu)點(diǎn)，發(fā)展有NOR型和NAND型兩種不同結(jié)構(gòu)的高密度閃存芯片。NOR型閃存器件的基本結(jié)構(gòu)如圖3.54所示[29]。它的浮柵氧化層很薄(通常為8~10nm),在適當(dāng)條件下可以發(fā)生F-N隧穿，所以又稱為隧穿氧化層。NOR型閃存的讀過程與普通浮柵晶體管相同，編程也是利用溝道熱電子注人，與EPROM編程機(jī)理相同。擦除操作則利用與EPROM相同的F-N隧穿機(jī)制。當(dāng)源接正電壓,而控制柵接地或接負(fù)電壓,在二者偏壓約10V條件下,可便浮柵中的電子泄放至源。由于源端接較高正電壓,可能導(dǎo)致源結(jié)擊穿或源表面的帶帶隧穿,所以，NO型閃存結(jié)構(gòu)需采用不對稱浮柵晶體管,如圖3.54所示,源區(qū)尺寸相對要大一些,雜質(zhì)濃度材度也要小一些。因此,與普通MOS晶體管相比,它的源需要額外多一道光刻工藝單獨(dú)形成由于NOR型閃存芯片是采用共源電路結(jié)構(gòu),當(dāng)源接正電壓時,可以把所有存儲單元中浮柵存儲的電子同時擦除,擦除時間約為100ms。類似PROM中紫外線照射,閃存可通過一個電脈沖完成所有單元的快速擦除，快閃存儲器也因此而得名。

NOR型和NAND型閃存的電路結(jié)構(gòu)如圖3.55所示。如果說NOR型閃存器還可以將每個存儲單元取出成為一個完整的浮柵晶體管,NAND型閃存電路則是直接將多個(8個、16個或32個)存儲單元串聯(lián)成鏈,相鄰晶體管源漏區(qū)無需接觸孔，單元尺寸比NOR型器件縮小40%,從而顯著提高存儲密度。另外，NAND型閃存的編程和擦除均利用F-N隧穿,相對于NOR型的熱電子注人編程,其編程功耗低,寫人、擦除速度也較快。由于注人是從襯底均勻地穿過隧穿氧化層，對隧穿氧化層損傷較小。NAND型閃存的缺點(diǎn)在于它源于其多個單元串聯(lián)結(jié)構(gòu),讀出時串聯(lián)電阻較大，因而讀取速度比NOR型閃存慢。表3.2總結(jié)了上述各種非揮發(fā)存儲器寫操作,即編程和擦除的物理機(jī)制。