SysPro 電力電子技術(shù)｜AI電源架構(gòu)與先進(jìn)封裝專題

以下完整內(nèi)容發(fā)表在「SysPro電力電子技術(shù)」知識(shí)星球

- 關(guān)于面向 AI 芯片 VPD（垂直供電）技術(shù)方案的全景解析

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導(dǎo)語(yǔ)

今天我們來(lái)聊聊 VPD（Vertical Power Delivery，垂直供電）。

VPD 是一種面向高功率 AI 芯片的系統(tǒng)化供電設(shè)計(jì)思路，其核心在于將低壓大電流路徑盡量壓縮到芯片附近的垂直方向，并通過(guò)封裝內(nèi)部或封裝下方的集成電壓調(diào)節(jié)器（In-Package IVR）完成最終電壓轉(zhuǎn)換。對(duì)于 AI 數(shù)據(jù)中心電源來(lái)說(shuō)，VPD 能夠顯著降低 I2R 損耗、緩解焊球壓力、降低回路電感、改善瞬態(tài)噪聲，同時(shí)支撐 2:1、4:1、8:1 IVR 拓?fù)涞南到y(tǒng)優(yōu)化，使芯片供電更高效、可靠且可擴(kuò)展。

當(dāng)然，如果我們只把 VPD 理解為“把 VRM 放到芯片旁邊”，就會(huì)嚴(yán)重低估它的價(jià)值。隨著 AI 處理器功耗升至數(shù)千瓦級(jí)，傳統(tǒng)板級(jí)橫向供電從主板、BGA 焊球、封裝基板到 SoC 核心的路徑，正被I2R 損耗、焊球電流、封裝面積、瞬態(tài)噪聲和電遷移約束同時(shí)卡住，供電不再是外圍問(wèn)題，而是芯片、封裝、板級(jí)電源和系統(tǒng)架構(gòu)共同決定的核心瓶頸。

圖片來(lái)源：SysPro | VPD 的問(wèn)題起點(diǎn)，是 AI處理器 Vcore 側(cè) I2R 損耗快速上升

今天我們要講的 VPD 技術(shù)方案，核心思路并不是追求一個(gè)單點(diǎn)轉(zhuǎn)換效率，而是通過(guò)In-Package IVR（封裝內(nèi)集成電壓調(diào)節(jié)器）把高電流路徑縮短、把低壓大電流區(qū)盡量壓縮在 SoC 附近，同時(shí)把更高電壓、更低電流的能量傳輸路徑留給 BGA、PCB 和主板電源模塊。

這樣做的直接收益包括：降低 I2R 損耗，減輕電源路徑 EM 約束，降低回路電感，改善 AC transient 下的供電噪聲，并進(jìn)一步降低 SoC 所需的 VDDMIN 余量。

圖片來(lái)源：TSMC |In-Package IVR 通過(guò)降低高電流路徑阻抗和回路電感改善供電質(zhì)量

這個(gè)問(wèn)題背后的系統(tǒng)思考是，AI 芯片未來(lái)的供電架構(gòu)，不能再只問(wèn)“某個(gè) VRM 效率是多少”，而要問(wèn)轉(zhuǎn)換比應(yīng)該放在哪一層？低壓大電流應(yīng)該經(jīng)過(guò)多長(zhǎng)路徑？焊球數(shù)量是否還能支撐？封裝基板是否有足夠低阻互連？磁件和電容是否能進(jìn)入封裝？拓?fù)溥x擇是否能兼顧效率與動(dòng)態(tài)響應(yīng)？

今天這篇文章會(huì)圍繞以下幾點(diǎn)核心展開(kāi)：為什么需要 VPD？In-Package IVR 有什么收益？2:1 / 4:1 / 8:1 拓?fù)湓鯓尤∩?/strong>？以及這條路線對(duì) AI 數(shù)據(jù)中心電源鏈條帶來(lái)的工程啟示？

圖片來(lái)源：TSMC |VPD 不只是拓?fù)溥x擇，而是互連、磁件、電容、FET 與控制的系統(tǒng)組合

目錄

1. 為什么 AI 芯片供電必須走向 VPD？
1.1 電流密度與 I2R 損耗的底層矛盾｜1.2 焊球面積與封裝供電邊界｜1.3 VPD 不是電源小型化，而是供電路徑重構(gòu)

2. In-Package IVR 的系統(tǒng)收益
2.1 高電流路徑縮短｜2.2 瞬態(tài)噪聲與 VDDMIN 下降｜2.3 BGA / CoWoS / In-Package 三種位置的損耗差異

3. 垂直堆疊與供電層級(jí)★
3.1 CoWoS 封裝內(nèi)供電｜3.2 Under-Package 供電｜3.3 為什么位置決定損耗與價(jià)值

4. IVR 實(shí)現(xiàn)需要哪些關(guān)鍵要素？★
4.1 低阻互連與 EM 規(guī)則｜4.2 磁件、電容與開(kāi)關(guān)器件｜4.3 精密模擬控制與高帶寬響應(yīng)

5. 2:1 IVR：最現(xiàn)實(shí)的第一階段方案★
5.1 Switched Capacitor 與 Buck 的差異｜5.2 2:1 switched inductor 的工程價(jià)值｜5.3 2:1 的邊界

6. 4:1 IVR：更高輸入電壓背后的拓?fù)錂?quán)衡★
6.1 4:1 switched inductor 的問(wèn)題｜6.2 3-Level Buck｜6.3 Series Capacitor Buck

7. 8:1 IVR：分層供電與混合拓?fù)?/strong>★
7.1 switch cap + switch inductor｜7.2 split location 的系統(tǒng)意義｜7.3 效率下降與焊球收益如何平衡

8. 對(duì) AI 數(shù)據(jù)中心電源鏈條的工程啟示★
8.1 從 800VDC 到芯片 Vcore 的縱向鏈條｜8.2 封裝、電源、熱與可靠性協(xié)同｜8.3 對(duì)工程團(tuán)隊(duì)的判斷框架

|SysPro備注：本篇01/02公開(kāi)節(jié)選，其余章節(jié)完整版在知識(shí)星球中發(fā)布

1. 為什么 AI 芯片供電必須走向 VPD？

正式開(kāi)始前，我們要先把問(wèn)題邊界講清楚。

AI 處理器的算力擴(kuò)展，本質(zhì)上會(huì)把更多晶體管、更高并行度、更強(qiáng) HBM 帶寬和更大的封裝集成度壓到同一個(gè)平臺(tái)里。功耗上去之后，如果核心電壓仍然維持在 0.6V～0.8V 左右，那么供電電流就會(huì)非?？鋸?。這里真正危險(xiǎn)的不是功率數(shù)字本身，而是低電壓、大電流、長(zhǎng)路徑同時(shí)出現(xiàn)。

圖片來(lái)源：TSMC |AI供電的系統(tǒng)級(jí)重構(gòu)- 垂直供電與封裝內(nèi)IVR全景解析

在這種條件下，供電路徑上的任何微小電阻都會(huì)被 I2R 放大。

I 增加一倍，損耗不是增加一倍，而是增加四倍。AI 芯片電源系統(tǒng)由此進(jìn)入一個(gè)很不舒服的區(qū)間：繼續(xù)從板級(jí) VRM 直接向 Vcore 輸送低壓大電流，會(huì)讓BGA、封裝基板、RDL、power grid和PCB 銅層承受越來(lái)越高的電流密度。

圖片來(lái)源：SysPro | AI 處理器 Vcore側(cè) I2R 損耗隨年份呈指數(shù)級(jí)上升趨勢(shì)

1.1 電流密度與 I2R 損耗的底層矛盾

再來(lái)看下傳統(tǒng)電源路徑。從工程角度看，傳統(tǒng)電源路徑最大問(wèn)題是把“電壓轉(zhuǎn)換”放得太遠(yuǎn)，把“低壓大電流”拉得太長(zhǎng)。

主板上的電源模塊可能具備不錯(cuò)的轉(zhuǎn)換效率，但輸出一旦變成 0.65V 或 0.7V 的大電流，就必須穿過(guò) PCB、BGA、substrate、interposer，再進(jìn)入 SoC。這個(gè)路徑里每一段都有等效電阻，每一段都會(huì)產(chǎn)生導(dǎo)通損耗。

圖片來(lái)源：TSMC | Z軸尋址：供電層級(jí)空間尋址矩陣

這里面需要關(guān)注的重點(diǎn)是：AI 芯片供電的損耗并不只發(fā)生在電源模塊內(nèi)部，而是發(fā)生在整條 PDN 路徑上。如果工程團(tuán)隊(duì)只盯 VRM 本體效率，而不計(jì)算封裝、焊球和互連的路徑損耗，就會(huì)低估 VPD 的價(jià)值。

圖片來(lái)源：TSMC | AI算力激增觸發(fā)的底層物理死局

SysPro 備注：為什么 I2R 是“系統(tǒng)級(jí)矛盾”？

I2R 損耗的關(guān)鍵不在 R 單獨(dú)有多大，而在 I 被低壓大功率需求推到很高之后，路徑電阻立刻變成主導(dǎo)項(xiàng)。所以，VPD 的核心底層邏輯就是：不要讓最高電流穿過(guò)最長(zhǎng)路徑。

1.2 焊球面積與封裝供電邊界

此外，第二個(gè)矛盾是焊球。

BGA solder ball 的電流能力并不是無(wú)限的，它受到熱機(jī)械應(yīng)力、電遷移、封裝可靠性和焊點(diǎn)結(jié)構(gòu)的約束。電流繼續(xù)上升，最直接的補(bǔ)救辦法就是增加更多 power / ground balls。但焊球數(shù)量一增加，封裝 footprint 就會(huì)變大，電源路徑阻抗又會(huì)進(jìn)一步惡化。

圖片來(lái)源：TSMC |焊球瓶頸量化

這就形成了一個(gè)典型的負(fù)反饋：為了送更多電流，需要更多焊球 -> 更多焊球帶來(lái)更大面積 -> 更大面積帶來(lái)更長(zhǎng)、更高阻的供電路徑 -> 更高路徑損耗又要求更強(qiáng)供電能力。

直至到某個(gè)節(jié)點(diǎn)，為了給 die 供電所需的面積會(huì)接近甚至超過(guò) die 本身面積，這就是傳統(tǒng)橫向供電難以繼續(xù)線性擴(kuò)展的原因。

圖片來(lái)源：TSMC |無(wú) IVR 與 2:1 IVR 下的 solder ball overhead 對(duì)比，顯示焊球面積瓶頸

1.3 VPD 不是電源小型化，而是供電路徑重構(gòu)

所以 VPD 的關(guān)鍵并不是“電源模塊做得更小”，而是把電壓轉(zhuǎn)換的位置向芯片側(cè)移動(dòng)，讓更高電壓、更低電流通過(guò) BGA 和封裝大路徑，再在接近 SoC 的位置轉(zhuǎn)換成低壓大電流。

如果讓我一句話來(lái)概括的話：VPD 是用空間位置換電氣損耗，用封裝復(fù)雜度換系統(tǒng)可擴(kuò)展性！

圖片來(lái)源：TSMC |In-Package IVR的系統(tǒng)收益

這也是為什么 VPD 必須和 advanced packaging 放在一起看。

沒(méi)有低阻 interposer、RDL、micro-bump、先進(jìn)基板和高密度互連，垂直供電就沒(méi)有足夠好的電氣收益；沒(méi)有高密度電容、低損耗磁件、低 Rds(on) FET 和高帶寬控制，封裝內(nèi) IVR 也很難真正成立。

圖片來(lái)源：TSMC |CoWoS封裝內(nèi)供電位置

2. In-Package IVR 的系統(tǒng)收益

上面，我們?cè)诿鞔_了 AI 芯片供電面臨的路徑損耗、焊球限制和瞬態(tài)噪聲等核心瓶頸之后，我們需要問(wèn)一個(gè)系統(tǒng)性問(wèn)題：如何讓高電流供電既可控又高效，同時(shí)兼顧封裝和板級(jí)約束？

答案就是:In-Package IVR（封裝內(nèi)集成電壓調(diào)節(jié)器），它也是本文核心對(duì)象VPD 的關(guān)鍵技術(shù)實(shí)現(xiàn)之一.

相比傳統(tǒng)板級(jí) VRM，In-Package IVR 把低壓大電流轉(zhuǎn)換靠近 SoC 核心，直接縮短電流路徑，降低路徑損耗和回路電感，同時(shí)減輕焊球和封裝壓力。這種方案不僅是局部?jī)?yōu)化，而是 從系統(tǒng)層面重新定義 AI 芯片供電鏈條的工程方法。

因此，接下來(lái)我們重點(diǎn)分析In-Package IVR 的兩層系統(tǒng)收益，并展示它如何在實(shí)際工程中緩解 VPD 面臨的主要瓶頸，為后續(xù) 2:1 / 4:1 / 8:1 拓?fù)溥x擇提供參考。

圖片來(lái)源：TSMC |封裝內(nèi)垂直電壓調(diào)節(jié)器可降低 I2R 損耗、回路電感與瞬態(tài)噪聲

圖：范式轉(zhuǎn)移：用空間位置換取電氣效率

2.1 高電流路徑縮短...

2.2 瞬態(tài)噪聲與 VDDMIN 下降...

2.3 BGA / CoWoS / In-Package 三種位置的損耗差異...

3. 垂直堆疊與供電層級(jí)：完整版繼續(xù)展開(kāi)

前兩章把VPD 的底層矛盾和In-Package IVR 的系統(tǒng)收益講清楚。真正進(jìn)入工程方案后，還需要繼續(xù)拆解 CoWoS / Under-Package 的位置差異、IVR 所需關(guān)鍵設(shè)計(jì)要素（元器件/核心參數(shù)）、2:1 / 4:1 / 8:1 拓?fù)淙∩?/strong>，以及這些方案對(duì) AI 數(shù)據(jù)中心從 800VDC 到 Vcore 縱向電源鏈條的影響。

圖片來(lái)源：TSMC | AI 處理器垂直堆疊中的 In-Package 與 Under-Package 供電位置

完整版導(dǎo)航

后面的 03–08 章，在知識(shí)星球完整版繼續(xù)展開(kāi)

公開(kāi)節(jié)選部分已經(jīng)把VPD 為什么出現(xiàn)、In-Package IVR 為什么有系統(tǒng)收益講清楚。完整版會(huì)繼續(xù)把封裝位置、關(guān)鍵器件、2:1 / 4:1 / 8:1 拓?fù)浜?AI 數(shù)據(jù)中心電源鏈條展開(kāi)。

03 垂直堆疊與供電層級(jí)

3.1 CoWoS 封裝內(nèi)供電｜3.2 Under-Package 供電｜3.3 為什么位置決定損耗與價(jià)值

圖片來(lái)源：TSMC， APEC2026

04 IVR 實(shí)現(xiàn)需要哪些關(guān)鍵設(shè)計(jì)要素？

4.1 低阻互連與 EM 規(guī)則｜4.2 磁件、電容與開(kāi)關(guān)器件｜4.3 精密模擬控制與高帶寬響應(yīng)

圖片來(lái)源：TSMC， APEC2026

05 2:1 IVR：最現(xiàn)實(shí)的第一階段方案

5.1 Switched Capacitor 與 Buck 的差異｜5.2 2:1 switched inductor 的工程價(jià)值｜5.3 2:1 的邊界

圖片來(lái)源：TSMC， APEC2026

06 4:1 IVR：更高輸入電壓背后的拓?fù)錂?quán)衡

6.1 4:1 switched inductor 的問(wèn)題｜6.2 3-Level Buck｜6.3 Series Capacitor Buck

07 8:1 IVR：分層供電與混合拓?fù)?/strong>

7.1 switch cap + switch inductor｜7.2 split location 的系統(tǒng)意義｜7.3 效率下降與焊球收益如何平衡

圖片來(lái)源：TSMC， APEC2026

圖片來(lái)源：SysPro前瞻技術(shù)調(diào)研

08 對(duì) AI 數(shù)據(jù)中心電源鏈條的工程啟示

8.1 從 800VDC 到芯片 Vcore 的縱向鏈條｜8.2 封裝、電源、熱與可靠性協(xié)同｜8.3 對(duì)工程團(tuán)隊(duì)的判斷框架

圖片來(lái)源：SysPro前瞻技術(shù)調(diào)研