01會(huì)議簡(jiǎn)介

本次網(wǎng)絡(luò)研討會(huì)將探討如何應(yīng)用形式化驗(yàn)證方法，確保 RISC-V 處理器內(nèi)核和浮點(diǎn)運(yùn)算單元(FPU)的正確性與可靠性。隨著 RISC-V 架構(gòu)在 AI 硬件生態(tài)系統(tǒng)中的應(yīng)用不斷加速，驗(yàn)證工作的重要性也日益提升——不僅需要驗(yàn)證 FPU 的數(shù)學(xué)精度和性能，還需要驗(yàn)證 RISC-V 內(nèi)核本身的架構(gòu)正確性、標(biāo)準(zhǔn)合規(guī)性以及魯棒性。這兩個(gè)組件對(duì)于實(shí)現(xiàn)可靠的系統(tǒng)和可信賴的 AI 計(jì)算都發(fā)揮著關(guān)鍵作用。

我們將介紹一個(gè)全面的驗(yàn)證框架，該框架結(jié)合了 西門子 EDA 的 Questa Processor 和 Questa FPU 工具，可對(duì) RISC-V 實(shí)現(xiàn)以及 IEEE 754 浮點(diǎn)功能運(yùn)算進(jìn)行系統(tǒng)化驗(yàn)證。該方法能夠幫助識(shí)別處理器內(nèi)核和 FPU 在設(shè)計(jì)規(guī)格與 RTL 實(shí)現(xiàn)之間的不一致之處，從而發(fā)現(xiàn)傳統(tǒng)基于仿真的測(cè)試方法容易遺漏的邊界場(chǎng)景。借助高度自動(dòng)化的驗(yàn)證流程，該方法能夠挖掘出可能影響處理器功能、數(shù)值正確性以及整體系統(tǒng)可靠性的深層隱藏問題。

此外，我們還將討論將形式化方法應(yīng)用于復(fù)雜 RISC-V 內(nèi)核和 FPU 設(shè)計(jì)時(shí)所面臨的可擴(kuò)展性挑戰(zhàn)，介紹提升驗(yàn)證可行性的優(yōu)化手段，并重點(diǎn)說明 西門子 EDA 當(dāng)前的 AI 技術(shù)(如 agentic AI)如何通過更高程度的自動(dòng)化和調(diào)試輔助，進(jìn)一步提升驗(yàn)證流程的效率。

02會(huì)議時(shí)間

6月11日 14:00 - 15:00

03嘉賓介紹

王子麟

西門子 EDA 應(yīng)用工程師

王子麟現(xiàn)任西門子 EDA 應(yīng)用工程師，支持包括形式化驗(yàn)證、仿真和靜態(tài)分析解決方案在內(nèi)的多種數(shù)字驗(yàn)證技術(shù)。他擁有康奈爾大學(xué)電氣與計(jì)算機(jī)工程碩士學(xué)位，并在計(jì)算機(jī)體系結(jié)構(gòu)和硬件設(shè)計(jì)方面具備扎實(shí)的學(xué)術(shù)基礎(chǔ)。在目前的工作中，子麟與客戶緊密合作，參與售前和售后的技術(shù)支持，幫助客戶應(yīng)對(duì)復(fù)雜的驗(yàn)證挑戰(zhàn)，并提升先進(jìn)數(shù)字設(shè)計(jì)流程中的覆蓋率、效率和驗(yàn)證信心。