近日，微電子所集成電路先導工藝研發(fā)中心，面向5納米及以下節(jié)點高性能和低功耗晶體管性能需求，基于主流后高K金屬柵（HKMG-last）三維FinFET器件集成技術，成功研制出高性能的負電容FinFET器件。

現(xiàn)有硅基晶體管受玻爾茲曼熱力學限制，室溫下亞閾值擺幅SS大于等于60mV/dec，阻礙了工作電壓的繼續(xù)降低。當集成電路技術進入5納米及以下節(jié)點，隨著集成度的持續(xù)增加，在維持器件性能的同時面臨功耗急劇增加的嚴重挑戰(zhàn)。先導中心殷華湘研究員的團隊在主流后HKMG FinFET集成工藝的基礎上，通過材料工藝優(yōu)化和多柵器件電容匹配設計，結合高質量低界面態(tài)的3納米鉿鋯金屬氧化物薄膜，研制成功性能優(yōu)異的NC-FinFET器件，實現(xiàn)了SS和閾值電壓回滯分別為34.5mV/dec和9mV的500納米柵長NC-FinFET器件，以及SS和閾值電壓回滯分別為53mV/dec和40mV的20納米柵長NC-FinFET器件。其中，500納米柵長NC-FinFET器件的驅動電流比常規(guī)HfO2基FinFET器件（非NC-FinFET）提升了260%且電流開關比（Ion/Ioff）大于1E6，標志著微電子所在新型NC-FinFET器件的研制方面取得了重要進展。

上述最新研究結果發(fā)表在國際微電子器件領域的頂級期刊《IEEE Electron Device Letters》上（DOI: 10.1109/LED.2019.2891364），并迅速受到國際多家研發(fā)機構的高度關注。

該項集成電路先導工藝的創(chuàng)新研究得到國家科技重大專項02專項和國家重點研發(fā)計劃等項目的資助。

圖1（a）負電容FinFET基本結構；（b-c）三維器件溝道結構與鐵電HZO膜層結構；（d-e）器件I-V與SS特性；（f）最新器件性能國際綜合對比（SS與回滯電壓越小越好）。