Johnson約翰遜計(jì)數(shù)器Verilog實(shí)現(xiàn)
扭環(huán)形計(jì)數(shù)器，約翰遜計(jì)數(shù)器，每次狀態(tài)變化時(shí)僅有一個(gè)觸發(fā)器發(fā)生翻轉(zhuǎn)，譯碼不存在競(jìng)爭(zhēng)冒險(xiǎn)，在n（n≥3）....
CAN總線的硬件結(jié)構(gòu)、信號(hào)電平相關(guān)的基礎(chǔ)知識(shí)
高速CAN總線最高信號(hào)傳輸速率可達(dá)1Mbps，支持最長距離40m（CAN FD最高支持12Mbps，....
開源FPGA EDA工具必將統(tǒng)治世界？
對(duì)于FPGA來說，開源FPGAEDA工具和GCC的情況類似，雖然目前還停留在興趣項(xiàng)目層面，但其進(jìn)化速....
如何快速修改keil軟件的代碼編輯界面
大家好，我是小麥，最近的文章都在介紹相關(guān)工具推薦和使用，這次給大家?guī)砣绾慰焖傩薷膋eil軟件的代碼....
xilinx的FPGA時(shí)鐘結(jié)構(gòu)
HROW：水平時(shí)鐘線，從水平方向貫穿每個(gè)時(shí)鐘區(qū)域的中心區(qū)域，將時(shí)鐘區(qū)域分成上下完全一致的兩部分。全局....
在SpinalHDL中如何像軟件調(diào)用方法那樣優(yōu)雅地例化端口
習(xí)慣了寫Verilog的小伙伴們?cè)谧龃笮凸こ虝r(shí)是否有遇到過連續(xù)數(shù)天時(shí)間化身“連線工程師”去例化模塊、....
FPGA與GPU架構(gòu)的背景
FPGA 可提供一種不同的 AI 優(yōu)化的硬件方法。與 GPU 不同，F(xiàn)PGA 提供獨(dú)特的精細(xì)化空間可....
Linux中經(jīng)常使用的命令常見用法演示
但是這里有一個(gè)小小的問題：如果終端窗口的大小并不是全屏的，如果目錄層次比較深，那么顯示的路徑信息就會(huì)....
注冊(cè)Xilinx賬戶以及申請(qǐng)IP許可
搜索Xilinx即可找到官網(wǎng)，點(diǎn)擊進(jìn)入。微信的限制也太大了吧，這里放不了圖片，只能口述了。進(jìn)入官網(wǎng)頁....
Verilog的塊語句fork...join 和 begin...end
begin_end順序塊，用于將多條語句組成順序塊，語句按順序一條一條執(zhí)行（除了帶有內(nèi)嵌延遲控制的非....
如何提升C編程能力
GNU C：GNU的C函數(shù)庫，其實(shí)就是glibc，它是Linux上最重要的函數(shù)庫，它定義了 ANSI....
觸摸按鍵原理
電容C通過電阻R放電，由于電容剛開始放電時(shí)電壓為E,放電電流I=E/R，該電流很大，所以放電速度很快....
基于FPGA灰度直方圖線性拉伸
但是實(shí)際應(yīng)用中并不會(huì)直接采用上述的A和B，這是由于圖像中可能存在噪聲的原因。想象如果圖像中存在幾個(gè)純....
圖像傅立葉變換的物理意義
雖然是英文文檔，我還是硬著頭皮看完了有關(guān)傅立葉變換的有關(guān)內(nèi)容，看了有茅塞頓開的感覺，在此把我從中得到....
Xilinx SelectIO IP的GUI參數(shù)詳細(xì)解釋
Xilinx SelectI IP是一個(gè)VHDL/Veilog封裝文件，根據(jù)用戶配置生成實(shí)例化的I/....
如何使用xilinx的HLS工具進(jìn)行算法的硬件加速
在整個(gè)流程中，用戶先創(chuàng)建一個(gè)設(shè)計(jì) C、C++ 或 SystemC 源代碼，以及一個(gè)C的測(cè)試平臺(tái)。通過....
關(guān)于ZooKeeper知識(shí)你知道多少
Zookeeper維護(hù)一個(gè)類似文件系統(tǒng)的樹狀數(shù)據(jù)結(jié)構(gòu)，這種特性使得 Zookeeper 不能用于存放....
XDMA/PCIE IP的定制和Block Design的搭建
上一篇內(nèi)容我們已經(jīng)對(duì)PCIE協(xié)議進(jìn)行了粗略的講解。那么不明白具體的PCIE協(xié)議，我們就不能在FPGA....
高覆蓋率的Verilog代碼的編寫技巧
設(shè)計(jì)工程師需要關(guān)心的主要有行覆蓋率（Block），條件覆蓋率（Expression），翻轉(zhuǎn)覆蓋率（T....
內(nèi)存管理模塊mem_malloc介紹及測(cè)試驗(yàn)證實(shí)驗(yàn)
本次給大家分享一位大佬寫的應(yīng)用于單片機(jī)內(nèi)存管理模塊mem_malloc，這個(gè)mem_malloc的使....
自動(dòng)化測(cè)試框架unittes詳解
從事FPGA開發(fā)無論是仿真還是上板驗(yàn)證，總少不了各種各樣的case遍歷，手動(dòng)執(zhí)行起來就太麻煩了。尤其....
關(guān)于通信系統(tǒng)中的信道編碼技術(shù)詳解
是不是挺難的？九年義務(wù)教育讓我們擁有了解這個(gè)世界的基本認(rèn)知能力。高中使我們?cè)跀?shù)理化、政史地、語文和外....
基于SelectIO的高速ADC時(shí)序?qū)崿F(xiàn)
ADS42LB49和ADS42LB69是高線性度、雙通道、14 和 16 位 250MSPS 模式轉(zhuǎn)....
Verilog HDL語言的數(shù)據(jù)類型和運(yùn)算符
reg是寄存器數(shù)據(jù)類型的關(guān)鍵字，是數(shù)據(jù)存儲(chǔ)單元的抽象，通過賦值語句可以改變寄存器存儲(chǔ)的值。reg型數(shù)....
Verilog的塊語句
begin_end順序塊，用于將多條語句組成順序塊，語句按順序一條一條執(zhí)行（除了帶有內(nèi)嵌延遲控制的非....
ModelSim工程實(shí)戰(zhàn)之自動(dòng)仿真
在該頁面中，如果你安裝的是 ModelSim 軟件，那么你需要在 ModelSim 路徑中進(jìn)行設(shè)置，....
如何利用官方移植例子，創(chuàng)建一個(gè)自己demo工程
之前挖了圖解freeRTOS的坑，挖了坑就得填。今天就從使用開始，先把freeRTOS用起來。先聊一....
基于PYNQ的數(shù)字信號(hào)處理之旅
使用plotly_express和pandas dataframe實(shí)現(xiàn)可視化操作，能夠自由對(duì)繪圖進(jìn)行....
簡(jiǎn)單實(shí)用的框架，可用于快速增加或修改IO配置
因?yàn)橐坏┯心骋粋€(gè) IO 配置錯(cuò)誤，或者原來的配置沒有修改正確（比如一個(gè) IO 在原來的硬件適配中是輸....
用C語言寫出簡(jiǎn)單的加密算法
有一套四位數(shù)加密系統(tǒng)，輸入四位數(shù)以后會(huì)自動(dòng)加密。加密規(guī)則如下：每位數(shù)字都加上 5，然后用和除以 10....
