KEIL 調(diào)試方法經(jīng)驗總結(jié)
我們已經(jīng)了解了很多的 KEIL 調(diào)試方法，但是到底該怎么使用這些方法呢？這篇文章將介紹個人的調(diào)試經(jīng)驗....
開發(fā)板KC705設(shè)計中涉及到兩個時鐘域問題
Q1 背景： 軟件 vivado2018.2 開發(fā)板 KC705 設(shè)計中涉及到兩個時鐘域（外部提供的....
芯片RTL設(shè)計中如何做到低功耗設(shè)計
做芯片第一應(yīng)該關(guān)注的是芯片的PPA（Performance， Power， Area），本篇淺顯的部....
FPGA外設(shè)DDR2/DDR3硬件設(shè)計相關(guān)內(nèi)容
引言：本文我們介紹FPGA外設(shè)DDR2/DDR3硬件設(shè)計相關(guān)內(nèi)容，包括PCB板層數(shù)估計，信號端接、信....
Verilog中四個基礎(chǔ)的時序分析
下列 時序檢查語句 錯誤的是（） A. $setup（posedge clk， data， tSU）....
數(shù)字電路設(shè)計中跨時鐘域處理的亞穩(wěn)態(tài)
數(shù)字電路設(shè)計中遇到跨時鐘域（Clock Domain Crossing, CDC）的電路時一般都需要....
示波器直連電腦波形讀取教程
最近在使用示波器測一些波形數(shù)據(jù)，需要保存記錄，以前通常是使用U盤的方式來存波形數(shù)據(jù)，然后拿到電腦端去....
SERDES的優(yōu)勢 SERDES演變的看法
SERDES的優(yōu)勢 引腳數(shù)量和通道優(yōu)勢 SERDES最明顯的優(yōu)勢是具備更少的引腳數(shù)量和線纜/通道數(shù)量....
基于ModelSim使用modelsim手動時序仿真教程
時序仿真與功能仿真的步驟大體相同，只不過中間需要添加仿真庫、網(wǎng)表（.vo）文件和延時（.sdo）文件....
為什么串行接口(以SERDES為代表)變得如此流行
盡管SERDES（SERializer/DESerializer）擁有十分復(fù)雜的設(shè)計和驗證過程，但已....
基于ModelSim使用四ModelSim手動仿真教程
4.1 新建仿真工程 在開始動手仿真之前，首先，我們需要創(chuàng)建一個文件夾用來放置我們的 ModelSi....
簡述FPGA中亞穩(wěn)態(tài)的產(chǎn)生機理及其消除方法
亞穩(wěn)態(tài)的概念 亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達到一個可確認的狀態(tài)。當(dāng)一個觸發(fā)器進入亞穩(wěn)態(tài)引時....
解析CPU究竟是怎么執(zhí)行一條指令的？
【Linux 從頭學(xué)】是什么這兩年多以來，我的本職工作重心一直是在 x86 Linux 系統(tǒng)這一塊，....
Xilinx SelectIO IP的GUI參數(shù)詳解及應(yīng)用設(shè)計
雷達信號處理離不開高速ADC/DAC的使用，而高速ADC/DAC的信號處理對時序的要求非?？量?。Xi....
Verilog HDL中定義的26個有關(guān)門級的關(guān)鍵字中常用的有哪些？
1、結(jié)構(gòu)描述形式 從電路結(jié)構(gòu)的角度來描述電路模塊，稱為結(jié)構(gòu)描述形式。 Verilog HDL中定義了....
Verilog HDL提供了哪兩種類型的顯式時序控制
Verilog HDL提供了兩種類型的顯式時序控制：一種是延遲控制，即定義執(zhí)行語句的延遲時間；另一種....
設(shè)計仿真時PUR和GSR的加入
仿真是我們在驗證邏輯功能的常用手段。通過仿真，我們可以提早發(fā)現(xiàn)一些隱含的邏輯Bug。仿真一般分為功能....
怎么利用DDS IP實現(xiàn)非重復(fù)掃描系統(tǒng)
一個不容忽視的現(xiàn)實是：很多時候，我們穿衣服時第一道扣子扣錯了，卻總在扣最后一道扣子的時候才發(fā)現(xiàn)。衣服....
仿真的時候最主要的細節(jié)是啥？
仿真是我們在驗證邏輯功能的常用手段。通過仿真，我們可以提早發(fā)現(xiàn)一些隱含的邏輯Bug。仿真一般分為功能....
