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HDL語言及源代碼
電子發(fā)燒友網(wǎng)HDL語言及源代碼欄目提供全球完整的HDL語言，Verilog HDL，AHDL，VHDL，HDL源代碼等FPGA設(shè)計技術(shù)所需的所有最新行業(yè)新聞、產(chǎn)品信息及技術(shù)熱點方案。
算法與數(shù)據(jù)結(jié)構(gòu)——接口
第三章為算法與數(shù)據(jù)結(jié)構(gòu)，本文為3.2.3 接口。...
2017-09-19 標(biāo)簽：接口數(shù)據(jù)結(jié)構(gòu)周立功 8839
單向鏈表中的存值與存址、數(shù)據(jù)與p_next分離問題
第三章為算法與數(shù)據(jù)結(jié)構(gòu)，本文為3.2 單向鏈表中的3.2.1 存值與存址和3.2.2 數(shù)據(jù)與p_next分離。...
2017-09-19 標(biāo)簽：數(shù)據(jù)結(jié)構(gòu)程序設(shè)計周立功鏈表 7404
代碼又雙叕錯誤，python17個常見失誤不僅新手會犯，你也可能會
對初學(xué)者來說，想要弄懂Python的某些錯誤信息還是有困難的，下面羅列了一些常見的運行時錯誤...
改變數(shù)字硬件設(shè)計，實現(xiàn)真正工程化
與VHDL和Verilog一樣，SpinalHDL可用于通過定義寄存器和門來描述硬件，SpinalHDL不使用眾所周知的事件驅(qū)動范式來描述硬件（如VHDL和Verilog），而是使用專為此目的設(shè)計的語法。這允許在其聲明中區(qū)...
HTC第四季度財務(wù)報告：凈虧損1億美元 將繼續(xù)投VR
HTC今日發(fā)布了2016年第四季度財報，營收為222億臺幣（約合7.2億美元），同比下滑13.6%。凈虧損31億臺幣（約合1.0億美元），而上年同期凈虧損34億臺幣（約合1.1億美元）。...
2017-02-15 標(biāo)簽：vr 828
Java和c語言間的差距，誰更有優(yōu)勢
目前開源社區(qū)在Java語言的基礎(chǔ)上，做了大量的工作，人都說人多力量大，特別是解決服務(wù)端的并發(fā)的問題，在這點上正好移動互聯(lián)網(wǎng)的爆發(fā)的時機交叉在一起。...
xor的作用及運算公式
邏輯加法運算規(guī)則如下： 0+0=0， 0∨0=0 0+1=1， 0∨1=1 1+0=1， 1∨0=1 1+1=1， 1∨1=1 從上式可見，邏輯加法有“或”的意義。...
2016-07-25 標(biāo)簽：XOR 5590
Google?AOSP?歷史上第一次公開支持的社區(qū)開發(fā)板來自中國深圳
Linaro Connect Bangkok 2016 今日在泰國曼谷隆重召開，LeMaker（樂美客科技）作為 Linaro LCG 組織成員列席了此次峰會。...
Verilog HDL語言的文件調(diào)用問題：include使用方法介紹
本文簡單介紹在使用Verilog HDL語言時文件的調(diào)用問題之include使用方法介紹及舉例說明，詳見本文......
基于FPGA和VHDL的微型打印機控制器的設(shè)計和實現(xiàn)
硬件電路以FPGA為中心，實現(xiàn)存儲器的接口電路設(shè)計，以及對打印機的并口接口電路設(shè)計。設(shè)計的微型打印機的控制器已經(jīng)系統(tǒng)調(diào)試，該控制器具有較強的移植性，打印機的輸入數(shù)據(jù)是系統(tǒng)存儲...
基于VHDL的專用串行通信芯片
在通信系統(tǒng)中，通信芯片是整個硬件平臺的基礎(chǔ)，它不僅完成OSI物理層中的數(shù)據(jù)發(fā)送和接收，還能根據(jù)傳輸方式和協(xié)議的不同實現(xiàn)不同的數(shù)據(jù)校驗方式及數(shù)據(jù)組幀格式。...
基于FPGA和VHDL的簡易微機的結(jié)構(gòu)分析與應(yīng)用
隨著可編程邏輯器件的廣泛應(yīng)用，為數(shù)字系統(tǒng)的設(shè)計帶來了極大的靈活性，用戶可以利用FPGA（現(xiàn)場可編程門陣列）來開發(fā)出一個精簡指令的CPU，同時對微型計算機的原理及結(jié)構(gòu)進行充分...
基于FPGA和PLL的倍分頻時鐘的實現(xiàn)
現(xiàn)今的FPGA設(shè)計大多采用時序邏輯，需要時鐘網(wǎng)絡(luò)才能工作，通常情況下，時鐘通過外部晶體振蕩器產(chǎn)生。雖然大多數(shù)情況下使用外部晶振是最好的選擇。然而，石英晶振對溫度漂移敏感...
7段譯碼器的Verilog HDL源代碼
電子發(fā)燒友網(wǎng)核心提示： 本例程是Verilog HDL源代碼：關(guān)于基本組合邏輯功能中7段譯碼器的功能實現(xiàn)源代碼。注意：程序運行在不同軟件平臺可能要作一些修改，請注意閱讀程序中的注釋...
2012-10-15 標(biāo)簽：譯碼器Verilog HDLHDL源代碼 23639
二進制到格雷碼轉(zhuǎn)換的Verilog HDL源代碼
電子發(fā)燒友網(wǎng)核心提示： 本例程是Verilog HDL源代碼：關(guān)于基本組合邏輯功能中二進制到格雷碼轉(zhuǎn)換的功能實現(xiàn)源代碼。注意：程序運行在不同軟件平臺可能要作一些修改，請注意閱讀程...
2012-10-15 標(biāo)簽：Verilog HDLHDL源代碼 3846
二進制到BCD碼轉(zhuǎn)換的Verilog HDL源代碼
電子發(fā)燒友網(wǎng)核心提示： 本例程是Verilog HDL源代碼：關(guān)于基本組合邏輯功能中二進制到BCD碼轉(zhuǎn)換的功能實現(xiàn)源代碼。注意：程序運行在不同軟件平臺可能要作一些修改，請注意閱讀程序...
2012-10-15 標(biāo)簽：Verilog HDLHDL源代碼 7190
多路選擇器（MUX）功能實現(xiàn)Verilog HDL源代碼
電子發(fā)燒友網(wǎng)核心提示： 本例程是Verilog HDL源代碼：關(guān)于基本組合邏輯功能中多路選擇器（MUX）的功能實現(xiàn)源代碼。注意：程序運行在不同軟件平臺可能要作一些修改，請注意閱讀程序...
2012-10-15 標(biāo)簽：Verilog HDLHDL源代碼 22755
基本組合邏輯功能雙向管腳的Verilog HDL源代碼
電子發(fā)燒友網(wǎng)核心提示： 本例程是Verilog HDL源代碼：關(guān)于基本組合邏輯功能中雙向管腳的功能實現(xiàn)源代碼。 Verilog HDL: Bidirectional Pin This example implements a clocked bidirectional pin in Verilog HDL....
2012-10-15 標(biāo)簽：Verilog HDLHDL源代碼 1706
HDL初學(xué)者謹(jǐn)記：學(xué)習(xí)HDL前必知
電子發(fā)燒友網(wǎng)核心提示： 對于初學(xué)者而言，在學(xué)硬件描述語言（HDL）之前一定要注意以下幾點。算是電子發(fā)燒友網(wǎng)小編給HDL語言初學(xué)者的一點小小提示吧，希望對初學(xué)者起到一些指引作...
硬件描述語言HDL的典型代表
電子發(fā)燒友網(wǎng)核心提示 ：目前，硬件描述語言（HDL）可謂是百花齊放，有VHDL、Superlog、Verilog、SystemC、Cynlib C++、C Level等等。電子發(fā)燒友網(wǎng)小編今天就帶大家一起來了解下幾種具有代表...
2012-10-15 標(biāo)簽：HDLvhdlAHDLVerilog HDL硬件描述語言 5056
硬件描述語言（HDL）概述
電子發(fā)燒友網(wǎng)核心提示 ：硬件描述語言HDL是一種用形式化方法描述數(shù)字電路和系統(tǒng)的語言。 利用這種語言，數(shù)字電路系統(tǒng)的設(shè)計可以從上層到下層（從抽象到具體）逐層描述自己的設(shè)...
2012-10-15 標(biāo)簽：HDLvhdlVerilog HDL 4368
PLD設(shè)計速成（6）-編譯和布線
我們先要指定所用芯片的型號， 菜單：Assign-Device 如下圖 將彈出一窗口 (注意把show only fastest speed grades前的鉤去掉,否則看不到EPM7128SLC84-15) 在Debice Family 中選擇MAX7000S DEVICE選擇EPM7128SLC...
PLD設(shè)計速成（8）-下載驗證
( 注意：本次實驗采用的JX002B實驗板已經(jīng)將下載電纜的電路都做在了實驗板上，所以只需要一根并口延長線即可，實際使用中一般都使用標(biāo)準(zhǔn)的下載電纜(ByteblasterMV、ByteblasterII)和并口相...
PLD設(shè)計速成（7）-安裝下載電纜的驅(qū)動程序
MAX plusII 軟件的驅(qū)動設(shè)置 在Win98下運行MAX plusII可以自動檢測到ByteBlasterMV(ByteBlaster)下載電纜，但在WIN2000、WINXP下無法自動檢測到它的存在。如何在WIN2000和WINXP平臺下安裝使用ByteBlasterMV并...
PLD設(shè)計速成（4）-采用VerilogHDL輸入三人表決器
下面僅把和VHDL不同的詳細寫下，相同或基本相同的就一帶而過： (1)打開MAX plusII (2)新建 新建一個verilog-HDL文件(Text Editor File類型) (3)輸入設(shè)計文件 其中SW12，SW13，SW23為中間變量 module m...
PLD設(shè)計速成（3）-采用VHDL設(shè)計輸入三人表決器
打開MAX plusII,在開始菜單內(nèi)選擇MAX PLUS II 項，開始運行MAX PLUS II(如下圖) 你最好把圖標(biāo)放到桌面上，以后直接雙擊MAX PLUS II圖標(biāo)就可以運行軟件了 在MAX PLUSII上點右鍵，選擇發(fā)送到-桌面快...
PLD設(shè)計速成（5）-波形仿真
此過程主要是用軟件來仿真你的設(shè)計，看看結(jié)果是否符合你的設(shè)計要求 編譯好以后，打開波形編輯器，MAX PLUSII-Waveform Editor 載入端口,Node-Enter Nodes from SNF 將彈出下面窗口，你按下面步驟...
PLD設(shè)計速成（1）
今天我們將帶領(lǐng)大家完成你的第一個PLD設(shè)計，即使你從沒有接觸過PLD，也可以讓你可以在十分種之內(nèi)初步學(xué)會PLD設(shè)計! 不信? 呵呵 我們慢慢往下看。 實驗?zāi)康?我們分別采用VHDL、Verilog...
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