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HDL語言及源代碼
電子發(fā)燒友網(wǎng)HDL語言及源代碼欄目提供全球完整的HDL語言，Verilog HDL，AHDL，VHDL，HDL源代碼等FPGA設(shè)計技術(shù)所需的所有最新行業(yè)新聞、產(chǎn)品信息及技術(shù)熱點方案。
三人表決器：VHDL源代碼
--三人表決器(三種不同的描述方式) vhdl -- Three-input Majority Voter -- The entity declaration is followed by three alternative architectures which achieve the same functionality in different ways. ENTITY maj IS PORT(a,b,c : IN...
PLD設(shè)計速成（2）-采用原理圖設(shè)計三人表決器
我們根據(jù)三人表決器的直值表，可以通過 卡諾圖 化簡可以得到： L2=SW1SW2 SW1SW3 SW2SW3 L1=_L2 那么我們可以在MAX plusII中用原理圖實現(xiàn)上面的三人表決器 下面僅把和 VHDL 不同的詳細寫下，相...
BJ-EPM CPLD開發(fā)板：VHDL入門例程5
該程序?qū)崿F(xiàn)功能：16位無符號數(shù)的乘法運算...
BJ-EPM CPLD開發(fā)板：VHDL入門例程4
該程序?qū)崿F(xiàn)功能：2位數(shù)碼管每隔640ms從0-F循環(huán)遞增顯示...
BJ-EPM CPLD開發(fā)板：VHDL入門例程3
該程序?qū)崿F(xiàn)功能：三個獨立按鍵控制四個LED流水燈工作/停止或者左移/右移 ...
BJ-EPM CPLD開發(fā)板：VHDL入門例程2
程序?qū)崿F(xiàn)功能：三個獨立按鍵控制LED燈亮滅...
2012-05-16 標(biāo)簽：cpldvhdlVHDL源代碼分頻計數(shù)器 1757
BJ-EPM CPLD開發(fā)板：VHDL入門例程1
本程序?qū)崿F(xiàn)功能： 分頻計數(shù)器，50MHz時鐘做分頻后的50%占空比方波驅(qū)動蜂鳴器發(fā)聲 ...
2012-05-16 標(biāo)簽：cpldvhdlVHDL源代碼分頻計數(shù)器 1697
Verilog HDL與VHDL及FPGA的比較分析
Verilog HDL與VHDL及FPGA的比較分析. Verilog HDL優(yōu)點：類似C語言，上手容易，靈活。大小寫敏感。在寫激勵和建模方面有優(yōu)勢。...
2011-01-11 標(biāo)簽：FPGAvhdlVerilog HDL 1458
VHDL和Verilog HDL語言對比
VHDL和Verilog HDL語言對比 Verilog HDL和VHDL都是用于邏輯設(shè)計的硬件描述語言，并且都已成為IEEE標(biāo)準。VHDL是在1987年成為IEEE標(biāo)準，Verilog HDL...
Verilog HDL語言簡介
Verilog HDL語言簡介 1．什么是Verilog HDLVerilog HDL是硬件描述語言的一種，用于數(shù)...
2010-02-09 標(biāo)簽：Verilog 4023
VHDL語言的組合電路設(shè)計
實驗八、VHDL語言的組合電路設(shè)計一? 實驗?zāi)康?掌握VHDL語言的基本結(jié)構(gòu)及設(shè)計的輸入方法。2掌握VHDL語言的組合電路設(shè)計方法。二? 實驗設(shè)備與儀器...
VHDL并行語句（生成語句）使用練習(xí)
實驗七、VHDL并行語句（生成語句）使用練習(xí)一? 實驗?zāi)康?掌握VHDL語言的基本描述語句的使用方法。2掌握VHDL語言的生成語句的使用方法。二? 實...
VHDL的基本描述語句設(shè)計
實驗六、VHDL的基本描述語句設(shè)計一? 實驗?zāi)康?掌握VHDL語言的基本結(jié)構(gòu)及設(shè)計的輸入方法。2掌握VHDL語言的基本描述語句的使用方法。二? 實驗設(shè)備...
DAC0832 接口電路程序
DAC0832 接口電路程序見隨書所附光盤中文件：DAC0832VHDL程序與仿真。--文件名：...
TLC7524接口電路程序
TLC7524接口電路程序--文件名：TLC7524.VHD--功能：產(chǎn)生156.25KHz的正弦波。--最后修改日期：2004.3.18。library ieee;use ieee.std_logic_arith.all;...
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