如何將IP模塊整合到System Generator for DSP中

了解如何將Vivado HLS設(shè)計作為IP模塊整合到System Generator for DSP中。 了解如何將Vivado HLS設(shè)計保存為IP模塊，并了解如何將此IP輕松整合到System Generator for DSP的設(shè)計中。...

2018-11-20 標(biāo)簽：dsp賽靈思IP 3992

Zynq-7000 AP SoC ZC706評估套件的特點與應(yīng)用

觀看Zynq-7000 AP SoC ZC706評估套件，這是一款基于收發(fā)器的套件，包含所有必需的硬件，工具和IP，可快速完成對基于收發(fā)器的嵌入式系統(tǒng)的評估和開發(fā)。 董事會給出了...

2018-11-20 標(biāo)簽：收發(fā)器嵌入式賽靈思 6563

如何使用Virtex-7 HT FPGA構(gòu)建CFP2光模塊

Virtex-7 H580T FPGA與CFP2光模塊連接...

2018-11-20 標(biāo)簽：FPGA芯片賽靈思 4632

如何使用Tcl命令語言讓Vivado HLS運作

了解如何使用Tcl命令語言以批處理模式運行Vivado HLS并提高工作效率。 該視頻演示了如何從現(xiàn)有的Vivado HLS設(shè)計輕松創(chuàng)建新的Tcl批處理腳本。...

2018-11-20 標(biāo)簽：視頻賽靈思效率 3858

用于系統(tǒng)生成器中Vivado HLS IP模塊介紹

了解如何生成Vivado HLS IP模塊，以便在System Generator For DSP中使用。...

2018-11-20 標(biāo)簽：dspFPGA賽靈思 3870

如何創(chuàng)建Vivado HLS項目

了解如何使用GUI界面創(chuàng)建Vivado HLS項目，編譯和執(zhí)行C，C ++或SystemC算法，將C設(shè)計合成到RTL實現(xiàn)，查看報告并了解輸出文件。...

2018-11-20 標(biāo)簽：賽靈思C++編譯 4650

Express Logic ThreadX實時操作系統(tǒng)的特點介紹

了解Express Logic用于Zynq-7000 All Programmable SoC的ThreadX實時操作系統(tǒng)。 超越基本的ThreadX RTOS內(nèi)核，具有先發(fā)制人的確定性實時功能和完整的源代碼免版稅許可。...

2018-11-20 標(biāo)簽：賽靈思 2919

SDSoC開發(fā)：面臨的挑戰(zhàn)及解決方案

SDSoC?開發(fā)環(huán)境簡介的第2部分。 本視頻回顧了在Zynq?SoC器件中實施系統(tǒng)所面臨的挑戰(zhàn)，以及SDSoC如何幫助解決這些挑戰(zhàn)。 然后在示例設(shè)計上展示SDSoC的演示.........

2018-11-20 標(biāo)簽：視頻賽靈思soc 2796

如何在IP Integrator中創(chuàng)建MicroBlaze設(shè)計

了解如何在IP Integrator中創(chuàng)建簡單的MicroBlaze設(shè)計，并創(chuàng)建一個在KC705目標(biāo)板上運行的簡單軟件應(yīng)用程序。...

2018-11-20 標(biāo)簽：芯片賽靈思微處理器 3958

自定義的Zynq Windows Embedded Compact 7添加驅(qū)動程序和功能

了解如何自定義Zynq Windows Embedded Compact 7（WEC7）板級支持包（BSP）以添加您自己的驅(qū)動程序或功能。 該視頻使用Adeneo Embedded提供的Microsoft Visual Studio和BSP源向您介紹了該流程。...

2018-11-20 標(biāo)簽：微軟賽靈思程序 3928

訪問集成Xilinx模數(shù)轉(zhuǎn)換器的三種方法介紹

了解訪問集成Xilinx模數(shù)轉(zhuǎn)換器（XADC）的三種方法; 通過直接連接到PS，作為PS或Microblaze的AXI外設(shè)，或作為邏輯的IP核。...

2018-11-20 標(biāo)簽：賽靈思IP模數(shù)轉(zhuǎn)換器 3329

Zynq-7000 AP SoC ZC702評估套件的特點與應(yīng)用

Zynq-7000 All Programmable SoC評估套件ZC702簡介使設(shè)計人員能夠快速評估Zynq-7000技術(shù)，同時通過其可擴展性開發(fā)大多數(shù)應(yīng)用。...

2018-11-20 標(biāo)簽：嵌入式賽靈思IP 4923

ynq-7000 AP SoC ZC702評估套件中的模擬混合信號技術(shù)概述

Zynq-7000 All Programmable SoC中提供的Xilinx模擬混合信號技術(shù)概述。 您將了解模擬混合信號，以及板載AMS集成的價值，并查看Zynq-7000的主要AMS用例.........

2018-11-20 標(biāo)簽：FPGA嵌入式賽靈思 4139

在ISE和Vivado中XADC的向?qū)а菔?/a>

2018-11-20 標(biāo)簽：IC賽靈思調(diào)試 5481

Virtex UltraScale FPGA VCU108評估套件的功能介紹

查看Virtex?UltraScale?VCU108開發(fā)套件。 這是業(yè)界首款高端20nm套件。 在本視頻中，您將了解VCU108 FPGA開發(fā)套件的功能。...

2018-11-20 標(biāo)簽：FPGA賽靈思帶寬 4413

Vivado Design Suite 2016.1的新功能介紹

了解Vivado Design Suite 2016中的新功能。 我們將回顧新的UltraFast方法檢查，HDL模塊參考流程和用于IPI設(shè)計的SmartConnect IP，語言模板增強，Xilinx參數(shù)化宏（XPM），GUI改進(jìn)...

2018-11-20 標(biāo)簽：賽靈思IPGUI 3312

如何在SDAccel開發(fā)環(huán)境中加速RTL加速器與軟件框架的集成

視頻討論了SDAccel設(shè)計環(huán)境如何加速RTL加速器與軟件框架的集成，并實現(xiàn)多個IP的快速集成，按鈕驗證，性能調(diào)整以及設(shè)備之間的可移植性，云...

2018-11-20 標(biāo)簽：加速器賽靈思軟件 4726

Vivado Design Suite 2017.1套件的新外觀與功能介紹

該視頻介紹了2017.1 Vivado設(shè)計套件中的新外觀。 它討論了變更的動機，介紹了一些亮點，并演示了一些功能。...

2018-11-20 標(biāo)簽：賽靈思計算機仿真 3201

Vivado Design Suite 2018.1設(shè)計套件中的新增功能介紹

本視頻重點介紹了Vivado設(shè)計套件2018.1版本中的新增功能，包括對操作系統(tǒng)以及器件的支持情況，還有高層次增強功能，以及各種功能改進(jìn)以加速設(shè)計集成，實現(xiàn)和驗證的過程。...

2018-11-20 標(biāo)簽：賽靈思操作系統(tǒng)效率 3321

MadV Technology的Madventure 360 VR相機介紹

MadV Technology的Madventure 360?? VR攝像機適用于個人和專業(yè)，是同類產(chǎn)品中最輕薄的。 它使人們可以使用口袋大小的設(shè)備拍攝無限大小的場景。...

2018-11-20 標(biāo)簽：賽靈思相機vr 4738

在Xilinx FPGA上單源SYCL C++實現(xiàn)運行的方法

在此Xilinx研究實驗室演示中，解釋了單源SYCL C ++示例以及生成在Xilinx FPGA上運行的硬件實現(xiàn)的方法。...

2018-11-20 標(biāo)簽：FPGA賽靈思C++ 4061

在AWS F1上如何加速應(yīng)用程序運行（4-4）

此培訓(xùn)視頻介紹了如何開發(fā)，執(zhí)行和分析在AWS F1上運行的加速應(yīng)用程序。 觀看此視頻，了解SDAccel執(zhí)行模型，重要的OpenCL API，分析和調(diào)試功能以及主機代碼優(yōu)化...

2018-11-20 標(biāo)簽：賽靈思調(diào)試應(yīng)用程序 2940

XILINXGIVES:在全球范圍內(nèi)提供并在當(dāng)?shù)夭扇⌒袆?/a>

2020-05-31 標(biāo)簽：Xilinx 1674

如何在Vivado Design Suite 中進(jìn)行IP加密

此視頻概述了Vivado Design Suite中的IP加密。 它涵蓋了IP加密工具流程，如何準(zhǔn)備加密IP以及如何在Vivado中運行加密工具。...

2018-11-20 標(biāo)簽：賽靈思IPdesign 7707

如何讓Vivado IP Integrator和Amazon F1開發(fā)套件進(jìn)行協(xié)同使用

歡迎閱讀本快速視頻，我將解釋如何使用Vivado IP Integrator流程與Amazon F1硬件開發(fā)套件或HDK配合使用...

2018-11-20 標(biāo)簽：視頻賽靈思開發(fā)套件 3037

在Vivado設(shè)計套件中如何執(zhí)行IO的規(guī)劃

本視頻將指您介紹如何使用Vivado設(shè)計套件中的交互式“IO Pin Planning”和“Device Exploration”功能。具體來說，IO規(guī)劃包括：在設(shè)計中創(chuàng)建，配置，分配和管理IO端口以及時鐘邏輯 對象。該視頻教程...

2018-11-20 標(biāo)簽：IO賽靈思邏輯 6044

如何使用Xilinx AXI進(jìn)行驗證和調(diào)試

了解如何使用Xilinx AXI驗證IP有效驗證和調(diào)試AXI接口。 該視頻回顧了使用的好處，以及如何使用示例設(shè)計進(jìn)行模擬。...

2018-11-20 標(biāo)簽：視頻賽靈思調(diào)試 4883

展示Amazon F1的使用和部署

歡迎閱讀有關(guān)如何將Amazon F1實例與Xilinx Ultrascale Plus FPGA配合使用的介紹性視頻。 在本練習(xí)中，我們將在一個簡單的hello world應(yīng)用程序中展示Amazon F1實例的使用和部署。...

2018-11-20 標(biāo)簽：FPGA賽靈思程序 3136

增強現(xiàn)實的新興領(lǐng)域介紹

在本次網(wǎng)絡(luò)研討會中，Xilinx和合作伙伴Tractica將展示增強現(xiàn)實的新興領(lǐng)域。...

2018-11-21 標(biāo)簽：視頻賽靈思vr 2869

如何利用C/C++編寫應(yīng)用程序加速內(nèi)核運行

SDAccel編譯器支持OpenCL C，C和C ++，用于定義FPGA執(zhí)行的內(nèi)核功能。 了解如何利用用C / C ++編寫的現(xiàn)有函數(shù)作為FPGA上運行的OpenCL應(yīng)用程序的加速內(nèi)核。...

2018-11-20 標(biāo)簽：FPGA賽靈思C++ 3546