可編程邏輯
提供權(quán)威的PLD及可編程邏輯器件設(shè)計(jì)應(yīng)用、Altera公司、Xilinx公司資訊和解決方案，包括HDL語言與源代碼、FPGA開發(fā)板、EDA工具、FPGA、FPGA軟件等領(lǐng)域。
TCP/IP協(xié)議解析與進(jìn)階課程
TCP/IP協(xié)議進(jìn)階課程：6、TCP協(xié)議01...
2018-07-03 標(biāo)簽：STM32意法半導(dǎo)體 3936
淺談Atmel Studio 6上外部庫函數(shù)的導(dǎo)入和使用
淺談Atmel Studio 6上外部庫函數(shù)的導(dǎo)入和使用...
“萬能芯片”FPGA在深度學(xué)習(xí)領(lǐng)域的用法
而眾所周知，在專用芯片與通用芯片中間，還有一個(gè)更為靈活，也更為神秘的領(lǐng)域：FPGA。無論是英特爾天價(jià)的收購還是微軟與 IBM 雄心勃勃的計(jì)劃，都讓人對其更加好奇。而“萬能芯片”的名稱...
2018-07-02 標(biāo)簽：FPGAasic深度學(xué)習(xí) 3719
第五代產(chǎn)品Dual 7V2000 TAI Logic Module正式發(fā)布
Dual V7 TAI Logic Module 可在單板上提供高達(dá)4000萬ASIC門容量以及1，200個(gè)外部I/O。而如此高的門容量，使其成為世界上最緊湊的原型驗(yàn)證硬件。...
2018-07-02 標(biāo)簽：可編程邏輯 1819
Xilinx新一代UltraScale架構(gòu)成為ASIC或SOC原型驗(yàn)證的極佳選擇
近年來，ASIC設(shè)計(jì)規(guī)模的增大帶來了前所未有的芯片原型驗(yàn)證問題，單顆大容量的FPGA通常已不足以容下千萬門級、甚至上億門級的邏輯設(shè)計(jì)?，F(xiàn)今，將整個(gè)驗(yàn)證設(shè)計(jì)分割到多個(gè)采用最新工藝大容...
半雙工RF收發(fā)器CC900主要技術(shù)特點(diǎn)
CC900是半雙工RF收發(fā)器，適合計(jì)算機(jī)遙測/遙控、安防和無線數(shù)據(jù)發(fā)射/接收等系統(tǒng)中使用。...
xilinx vivado的五種仿真模式和區(qū)別
數(shù)字電路設(shè)計(jì)中一般包括3個(gè)大的階段：源代碼輸入、綜合和實(shí)現(xiàn)，而電路仿真的切入點(diǎn)也基本與這些階段相吻合，根據(jù)適用的設(shè)計(jì)階段的不同仿真可以分為RTL行為級仿真、綜合后門級功能仿真...
xilinx uboot網(wǎng)卡驅(qū)動(dòng)分析和一些概念掃盲
網(wǎng)卡在功能上包含OSI模型的兩個(gè)層，數(shù)據(jù)鏈路層和物理層。物理層定義了數(shù)據(jù)傳送與接收所需要的電與光信號、線路狀態(tài)、時(shí)鐘基準(zhǔn)、數(shù)據(jù)編碼和電路等，并向數(shù)據(jù)鏈路層設(shè)備提供標(biāo)準(zhǔn)接口。數(shù)...
2018-07-01 標(biāo)簽：XilinxXilinx網(wǎng)卡驅(qū)動(dòng) 3339
Xilinx Spartan-6系列封裝概述和管腳分配
Spartan-6系列具有低成本、省空間的封裝形式，能使用戶引腳密度最大化。所有Spartan-6 LX器件之間的引腳分配是兼容的，所有Spartan-6 LXT器件之間的引腳分配是兼容的，但是Spartan-6 LX和Spartan-6 ...
FPGA簡單門電路怎么實(shí)現(xiàn)？
verilog實(shí)現(xiàn)反相器，2輸入與門、2輸入或門、2輸入與非門、2輸入或非門、2輸入異或門、2輸入同或門；...
使用Xilinx Vivado設(shè)計(jì)套件創(chuàng)建一個(gè)簡單的HelloWorld項(xiàng)目
Xilinx以制造 可編程門陣列（FPGA）而聞名，它是基于一個(gè)通過可編程接點(diǎn)連接的可配置邏輯塊（CLBs）矩陣。根據(jù)Control Engineering Europe中的 “FPGA的優(yōu)點(diǎn)（Advantages of FPGA）”這篇文章，多種控制回...
基于FPGA的Cordic算法實(shí)現(xiàn)的設(shè)計(jì)與驗(yàn)證
本文是基于FPGA實(shí)現(xiàn)Cordic算法的設(shè)計(jì)與驗(yàn)證，使用Verilog HDL設(shè)計(jì)，初步可實(shí)現(xiàn)正弦、余弦、反正切函數(shù)的實(shí)現(xiàn)。將復(fù)雜的運(yùn)算轉(zhuǎn)化成FPGA擅長的加減法和乘法，而乘法運(yùn)算可以用移位運(yùn)算代替。C...
Zynq、FPGA等相關(guān)芯片可以運(yùn)用到那些領(lǐng)域
因?yàn)閆ynq-7000 PS(Processing System)端嵌入了Cortex-A9 ARM 處理核以及PL(Programmable Logic)端為基于Kintex-7或者Artix-7的FPGA架構(gòu)使得Xilinx Zynq-7000更加強(qiáng)悍，應(yīng)用領(lǐng)域更加廣泛。下面將從以下方面介紹Zynq-7000的應(yīng)...
Xilinx品牌FPGA使用的三種證書
JESD204B協(xié)議是目前高速AD，DA通用的協(xié)議。對于基帶使用FPGA用戶來說，Xilinx品牌的FPGA使用更為常見。Xilinx提供了JESD204的IP core，設(shè)計(jì)起來比較方便。...
工業(yè)機(jī)器視覺在其他領(lǐng)域的應(yīng)用
工業(yè)機(jī)器視覺是一項(xiàng)綜合技術(shù)，其中包括數(shù)字圖像處理技術(shù)、機(jī)械工程技術(shù)、控制技術(shù)、電光源照 明技術(shù)，光學(xué)成像技術(shù)、傳感器技術(shù)、模擬與數(shù)字視頻技術(shù)、計(jì)算機(jī)軟硬件技術(shù)、人機(jī)接口技...
2018-07-04 標(biāo)簽：機(jī)器視覺 1709
關(guān)于FPGA的幾點(diǎn)問題，你了解嗎？
因此，要想學(xué)好FPGA，你得用硬件的思維方式來編寫代碼，注重FPGA的系統(tǒng)結(jié)構(gòu)設(shè)計(jì)，好的系統(tǒng)結(jié)構(gòu)設(shè)計(jì)會(huì)帶來質(zhì)的飛躍，這就告訴我們RTL Coding其實(shí)是硬件結(jié)構(gòu)設(shè)計(jì)，而非基于處理器架構(gòu)的C語言...
Xilinx怎么定點(diǎn)數(shù)轉(zhuǎn)浮點(diǎn)數(shù)
轉(zhuǎn)化為的浮點(diǎn)數(shù)可以是單精度也可以是雙精度。...
AM調(diào)制的FPGA實(shí)現(xiàn)原理和步驟
將調(diào)制信號加上一個(gè)直流分量，保證信號的最小值大于零，然后再和載波相乘，得到已調(diào)信號。...
2018-07-06 標(biāo)簽：FPGAAM調(diào)制 16188
Xilinx濾波器IP核的延時(shí)問題
在生成濾波器IP核之前需要產(chǎn)生抽頭系數(shù)，這個(gè)抽頭系數(shù)的階數(shù)是自己設(shè)定的，階數(shù)越高代表濾波器乘累加運(yùn)算越多，但是階數(shù)大小的選擇要看是否滿足自己的設(shè)計(jì)要求（例如衰減db是否滿足要...
FPGA中對srl16資源IP核進(jìn)行仿真
這個(gè)參數(shù)確定的是移位寄存器的移位時(shí)鐘個(gè)數(shù)。這個(gè)時(shí)鐘個(gè)數(shù)取決于后面的Depth參數(shù)。其中第一個(gè)參數(shù)Fixed Length 指的是移位周期數(shù)是固定的（后面的Depth指定）。第二個(gè)參數(shù)指的是可變長度的，...
關(guān)于FPGA基礎(chǔ)知識的一些科普問答
同步時(shí)序邏輯電路的特點(diǎn)：各觸發(fā)器的時(shí)鐘端全部連接在一起，并接在系統(tǒng)時(shí)鐘端，只有當(dāng)時(shí)鐘脈沖到來時(shí)，電路的狀態(tài)才能改變。改變后的狀態(tài)將一直保持到下一個(gè)時(shí) 鐘脈沖的到來，此時(shí)無...
2018-07-06 標(biāo)簽：FPGA觸發(fā)器亞穩(wěn)態(tài)時(shí)序設(shè)計(jì) 3476
Xilinx交叉編譯工具鏈安裝步驟
使用git工具下載源碼，如果沒有安裝git工具，可以使用sudo apt-get install git進(jìn)行安裝...
Python編程中犯的三種錯(cuò)誤，讓你浪費(fèi)一下午時(shí)間
為了讓初學(xué) Python 的程序員避免犯同樣的錯(cuò)誤，以下列出了我學(xué)習(xí) Python 時(shí)犯的三種錯(cuò)誤。這些錯(cuò)誤要么是我長期以來經(jīng)常犯的，要么是造成了需要幾個(gè)小時(shí)解決的麻煩。...
Xilinx交叉編譯鏈的安裝步驟和驗(yàn)證
xilinx-arm-linux交叉編譯鏈最后一個(gè)版本就是2011版本，之后的xilinx不再單獨(dú)提供交叉編譯鏈了，如果需要最新的，請安裝SDK開發(fā)軟件，之后再安裝目錄中查找，或者source setting.sh激活即可使用。 ...
Xilinx Vivado .coe格式文件生成步驟
由于Quartus ii軟件ROM用的是mif格式的文件，且可以用軟件Guagle_wave生成正弦波、三角波、鋸齒波。我們可以利用這個(gè)軟件先生成數(shù)據(jù)，然后再將其轉(zhuǎn)化為符合COE格式的文件。...
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