可編程邏輯
提供權(quán)威的PLD及可編程邏輯器件設(shè)計(jì)應(yīng)用、Altera公司、Xilinx公司資訊和解決方案，包括HDL語言與源代碼、FPGA開發(fā)板、EDA工具、FPGA、FPGA軟件等領(lǐng)域。
ADI發(fā)布的AD9625器件可以幫你解決這一問題
直接采樣RF信號(hào)需要很高的速度，ADI發(fā)布的AD9625器件可以幫你解決這一問題，因?yàn)樵撈骷С忠粋€(gè)JESD204B接口，它的采樣速率可以達(dá)到2Gsamples/sec，它可以和Xilinx All Programmable器件的JESD204 LogiCORE...
兩款開發(fā)板卡開啟您先進(jìn)的全新的系統(tǒng)設(shè)計(jì)
盡管它是KintexUltraScale FPGA系列芯片中體積排名第二小的成員，但是這款20nm KintexUltraScale KU040 FPGA提供系統(tǒng)設(shè)計(jì)者更多的片上資源，在比較注重功耗的7系列產(chǎn)品系列中，這款新型的FPGA芯片比大部...
OKI IDS和Xylon成為合作伙伴進(jìn)軍日本的ADAS
兩大賽靈思聯(lián)盟成員，OKI IDS和Xylon成為合作伙伴進(jìn)軍日本的ADAS（先進(jìn)型驅(qū)動(dòng)輔助系統(tǒng)）市場(chǎng)。 Xylon的 logicBRICKS IP核庫包括眾多優(yōu)化過的圖形和視頻處理IP塊，用于賽靈思All Programmable器件，并在...
TECH:基于FPGA的高速以太網(wǎng)適配器卡必備的PCIe Gen3技術(shù)
INVEA-TECH公司制作了基于FPGA的硬件加速以太網(wǎng)接口卡（HANICs）。本周，該公司在加利福尼亞圣克拉拉以太網(wǎng)技術(shù)峰會(huì)上展示了兩款高速以太網(wǎng)適配器卡—COMBO 80G和最近發(fā)布的COMBO 100G，它們都著重...
Xilinx FPGA普通IO作PLL時(shí)鐘輸入
普通IO可以通過BUFG再連到PLL的時(shí)鐘輸入上,但要修改PLL的設(shè)置 input clk的選項(xiàng)中要選擇"No Buffer";...
骨灰級(jí)音響發(fā)燒友如何打造隨身DAC兼耳擴(kuò)？
Chord電子產(chǎn)品Hugo，一種專為骨灰級(jí)音響發(fā)燒友打造的電池供電的隨身DAC兼耳擴(kuò)，使用賽靈思 Spartan-6 FPGA.(使用了1/2的單元)實(shí)現(xiàn)了一個(gè)32位、26K抽頭的WTA插值濾波器，為音樂愛好者創(chuàng)建了通往音樂...
ADI章新明：軟件定義無線電助推RF器件層面革新
在近日舉行的“易維訊第四屆年度ICT媒體論壇”上，ADI公司技術(shù)大拿、高級(jí)客戶應(yīng)用經(jīng)理章新明發(fā)表演講，縱論了軟件定義無線電技術(shù)（SDR）在RF器件層面的創(chuàng)新應(yīng)用。...
用現(xiàn)有的Cat 5e/6傳輸設(shè)備將數(shù)據(jù)中心帶寬和吞吐量提高5倍？
將1Gbps以太網(wǎng)線纜提高到2.5或者5Gbps承諾的數(shù)據(jù)中心帶寬效率和吞吐量，并在低成本投入下實(shí)現(xiàn)高帶寬， 這就是新NBASE-T Alliance的目的，這剛由創(chuàng)世成員思科、Aquantia、飛思卡爾和賽靈思宣布。...
FMC板擴(kuò)展了基于Zynq的Avnet ZedBoard的網(wǎng)絡(luò)性能
來自O(shè)psero ElectronicDesign的以太網(wǎng)FMC卡接入基于 Zynq的 Avnet ZedBoard的LPC（低引腳數(shù)）FMC連接器，在板子的外設(shè)上添加了4個(gè)千兆以太網(wǎng)端口。板子本身有4個(gè)Marvell 88E1510千兆以太網(wǎng)PHY和帶有集成磁件的...
使用FPGA，NPU或者多核處理器來實(shí)現(xiàn)高性能包處理？
作者：Steve Leibson, 賽靈思戰(zhàn)略營(yíng)銷與業(yè)務(wù)規(guī)劃總監(jiān) 你想對(duì)FPGA、NPU和多核CPU在包處理中的優(yōu)缺點(diǎn)有個(gè)清晰認(rèn)識(shí)嗎？在圣克拉拉的Linley Processor Conference 2014上賽靈思的AtulShinde發(fā)表了為最佳載體以太...
2017-02-09 標(biāo)簽： 877
2400 PHY同時(shí)又能確保FPGA需要的I/O靈活性？
來自賽靈思的Adrian Cosoroaba和Terry Magee在圣克拉拉會(huì)議中心的Memcon中發(fā)表了關(guān)于高性能DDR4接口和FPGA靈活性的主題演講。賽靈思首席工程師Magee，設(shè)計(jì)了用于新賽靈思UltraScale All Programmable FPGA的DD...
2017-02-09 標(biāo)簽： 427
啟動(dòng)流程分析及各環(huán)節(jié)文件生成流程(ZedBoard為例)
1. ZYNQ的啟動(dòng)流程 Zynq7000就如同他的名字一樣，Zynq-7000 Extensible Processing Platform，是一個(gè)可擴(kuò)展處理平臺(tái)，簡(jiǎn)單說就是有個(gè)FPGA做外設(shè)的A9雙核處理器。 所以，它的啟動(dòng)流程自然也和FPGA完全不同，...
2017-02-09 標(biāo)簽： 1775
關(guān)于PWM發(fā)生器的性能分析和應(yīng)用介紹
在這篇實(shí)例之前，說點(diǎn)自己的兩點(diǎn)感受。 一、這個(gè)zynq開發(fā)流程基本上是這樣一個(gè)節(jié)奏：PlanAhead為軟硬件結(jié)合的載體，在此可以設(shè)計(jì)硬件，然后將硬件導(dǎo)出到軟件設(shè)計(jì)?；玖鞒倘鐖D： 這里三個(gè)...
Verilog實(shí)現(xiàn)UART之二：發(fā)送模塊
當(dāng)并行數(shù)據(jù)準(zhǔn)備好后，如果得到發(fā)送指令，則將數(shù)據(jù)按UART協(xié)議輸出，先輸出一個(gè)低電平的起始位，然后從低到高輸出8個(gè)數(shù)據(jù)位，接著是可選的奇偶校驗(yàn)位，最后是高電平的停止位； 由于發(fā)送時(shí)...
2017-02-09 標(biāo)簽： 1053
30歲賽靈思的創(chuàng)新啟示“敢為天下先”與“持續(xù)求變”
這是美國(guó)專利局1989年9月26日批準(zhǔn)的一項(xiàng)專利： 專利名：由可配置的邏輯元器件及互聯(lián)組成的可配置電路（Configurable electrical circuit having configurable logic elements and configurable interconnects）。專利號(hào)（...
2017-02-09 標(biāo)簽： 342
Block Design中的Bug的解決辦法及解決思路
Block Design 作為VIVADO的一大新神器，給用戶設(shè)計(jì)帶來了極大的方便，能夠根據(jù)用戶的定制需求自動(dòng)選擇、組合以及連接不同的IP。然而，其中不可控的Bug也給用戶帶來了一定的煩惱。這篇博文首先...
2017-02-09 標(biāo)簽：Vivado 9715
Verilog三段式狀態(tài)機(jī)描述（轉(zhuǎn)載）
時(shí)序電路的狀態(tài)是一個(gè)狀態(tài)變量集合，這些狀態(tài)變量在任意時(shí)刻的值都包含了為確定電路的未來行為而必需考慮的所有歷史信息。 狀態(tài)機(jī)采用VerilogHDL語言編碼，建議分為三個(gè)always段完成。 三段...
2017-02-09 標(biāo)簽： 1386
Verilog實(shí)現(xiàn)UART之一：接收模塊
異步串行數(shù)據(jù)的一般格式是：起始位+數(shù)據(jù)位+停止位，其中起始位1位，8位數(shù)據(jù)位，奇校驗(yàn)、偶校驗(yàn)或無校驗(yàn)位；停止位可以是1、2位，LSB first： 2.接收原理： 由于UART是異步傳輸，沒有傳輸同步...
2017-02-09 標(biāo)簽： 1503
Vivado2014.1套件的安裝過程大大加速了
以往即使把Vivado安裝在SSD上，也需要接近十分鐘的時(shí)間 今天我安裝了最新的2014.1 使用的是i7-4770k，四個(gè)物理內(nèi)核全部超頻到4.3GHz，開啟超線程 SSD是一塊SATA2接口的老盤，安裝程序放在普通的機(jī)...
2017-02-09 標(biāo)簽： 777
如何在XPS中調(diào)用HDL語言編寫的模塊
一直說要研究官方的例子XAP792，也確實(shí)在斷斷續(xù)續(xù)地學(xué)習(xí)著，現(xiàn)在硬件基本搞明白了，在公司也已經(jīng)做出了測(cè)試畫面。在搭建硬件平臺(tái)的時(shí)候碰到了一些問題，本文要探討的是這些問題當(dāng)中比較...
zedboard 中SDK 修改串口設(shè)置（波特率。。。。）
其實(shí)在zedboard SDK中不用初始化串口的也就是platform（）可以不寫 ，初始化在EDK導(dǎo)入SDK中就寫好了 具體看bsp文件夾下面的匯編。但是如果我們想要在SDK中改變串口設(shè)置的話，那么就必須在main中添...
2017-02-09 標(biāo)簽： 759
Xilinx FPGA中使用LCD1602的方法
一、XPS中的設(shè)置 1.在XPS添加一個(gè)XPS General Purpose IO，并將其命名為“Char_LCD”。 注：這里的命名有一定的規(guī)則，將其命名為“Char_LCD”，是因?yàn)樵诤髞淼腃程序中調(diào)用LCD基地址的時(shí)候使用的名字為...
2017-02-09 標(biāo)簽：1602 1175
軟件定義無線電的創(chuàng)新應(yīng)用
對(duì)于大眾，軟件定義無線電（SDR）是非常“高大上”的話題，而即使對(duì)于絕大部分電子技術(shù)工程師而言，也依然有點(diǎn)陽春白雪的感覺。事實(shí)上，這個(gè)技術(shù)提出二三十年來，受限于高昂的成本和復(fù)...
關(guān)于Xilinx發(fā)布的全可編程SoC和MPSoC的SDSoC開發(fā)環(huán)境介紹
公司進(jìn)一步豐富其SDx產(chǎn)品系列，并持續(xù)將用戶群拓展至更廣闊的系統(tǒng)及軟件工程師社區(qū) 賽靈思推出面向全可編程SoC和MPSoC的SDSoC? 開發(fā)環(huán)境。作為賽靈思SDx?系列開發(fā)環(huán)境的第三大成員，SDSoC開...
關(guān)于基于Zynq SoC的機(jī)器人陣列，ADAS，AR展示的分析和應(yīng)用
作者：Steve Leibson, 賽靈思戰(zhàn)略營(yíng)銷與業(yè)務(wù)規(guī)劃總監(jiān) 在2015年的Embedded World展會(huì)上展示了5種不同的視覺展品，它們都是由ZYNQ的SOC驅(qū)動(dòng)的。 上個(gè)月在德國(guó)紐倫堡召開的2015年Embedded World展會(huì)上，諸多...
誠(chéng)邀觀看Xilinx全可編程智能機(jī)器視覺解決方案展示
賽靈思將參加 ?2015? 年中國(guó)（上海）機(jī)器視覺展并聯(lián)手合作伙伴帶來最新 智能機(jī)器視覺解決方案 ，同時(shí)還將在 機(jī)器視覺技術(shù)及工業(yè)應(yīng)用研討會(huì) 上發(fā)表主題演講。我們誠(chéng)邀您撥冗蒞臨賽靈思展...
2017-02-09 標(biāo)簽： 438
5年實(shí)現(xiàn)5G：?jiǎn)⒂每焖?G系統(tǒng)開發(fā)
作者：Steve Leibson, 賽靈思戰(zhàn)略營(yíng)銷與業(yè)務(wù)規(guī)劃總監(jiān) BEEcube公司的David Squires和賽靈思公司的David Hawke共同在EETimes網(wǎng)站上發(fā)表了標(biāo)題為5年實(shí)現(xiàn)5G：?jiǎn)⒂每焖?G系統(tǒng)開發(fā)的文章。 文章列舉了5G RAN的一些...
2017-02-09 標(biāo)簽： 291
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