可編程邏輯
提供權威的PLD及可編程邏輯器件設計應用、Altera公司、Xilinx公司資訊和解決方案，包括HDL語言與源代碼、FPGA開發(fā)板、EDA工具、FPGA、FPGA軟件等領域。
從零開始構建Linux環(huán)境（詳細步驟）
剛從師兄那里拿過來板子，便迫不及待的開始了Zedboard的學習之旅。說實話，從剛開始報名參加這個比賽，便對開發(fā)板是欣羨不已，只可惜沒機會仔細研究，現(xiàn)在拿到手了，雖然說好的捐贈并沒...
基于zed的tesseract移植過程記錄
于是今天就打算把這個軟件移植到Zynq上，在PC上之前就已經(jīng)成功安裝了tesseract了，并且利用自帶的測試圖片試了下，沒問題。...
FPGA專家教您如何在FPGA設計中使用HLS
Luke Miller并非一開始就是HLS（高層次綜合）的倡導者。在使用早期的工具版本的時候，他似乎有過一些糟糕的經(jīng)歷。...
制作ZedBoard上linux根文件系統(tǒng)(ramdisk)
Digilent的OOB設計給出了一個ZedBoard上完整的運行的linux系統(tǒng)所需要的所有文件，包括配置FPGA的bit文件、 配置ARM PS系統(tǒng)的First-Stage boot loader(FSBL)和引導linux需要的Second-Stage boot loader(SSBL)、Linux內(nèi)核...
Kevin學ZED之7：交叉編譯初探
在Kevin學ZED之6:指鹿為馬中, 我們明確了學習方法, 也就是試圖修改一點點軟件的源代碼,找到那個寫LED0,LED1的地址那句話, 然后換一下它們的地址或命令字,然后重新編譯源代碼, 使得最終我們點亮...
參考時鐘對SERDES性能的影響
我們知道，SERDES對參考時鐘有嚴格的相位噪聲性能要求。通常，SERDES供應商會根據(jù)其SERDES采用的PLL以及CDR架構特點，以及性能數(shù)據(jù)，提出對參考時鐘的相位噪聲的具體要求。...
Zedboard學習（七）PS下第一個裸奔程序
一路默認，只有Board項需要選擇ZedBoard Zynq Evaluation and Development Kit...
基于賽靈思Kintex-7 FPGA設計或硬件原型的快速部署方法
PLDA集團的990美元XpressK7 PCIe板卡，為系統(tǒng)設計師提供了一個基于賽靈思Kintex-7 FPGA設計或硬件原型的快速部署方法。這個主板支持1代、2代和3代PCIe，同時帶有一個端點卡緣連接器，可以支持多達...
基于賽靈思FPGA的低成本MIPI接口IP
基于FPGA的低成本MIPI接口，專門針對視頻顯示器和攝像頭的。設計嵌入式系統(tǒng)DSI和CSI-2視頻接口的用戶現(xiàn)在即可采用低成本MIPI接口...
Maxim為三款Xilinx FPGA參考設計提供電源管理方案
Maxim Integrated Products, Inc. (NASDAQ: MXIM)宣布成為Xilinx UltraScale FPGA電源方案的主要供應商，Maxim為三款Xilinx FPGA參考設計提供電源管理方案。X-Fest 2014展會期間，系統(tǒng)設計人員可通過Xilinx Kintex UltraSc...
深度學習算法有望在FPGA和超級計算機上運行
由NSF資助的一個研究項目，目前正在研究如何使用RDMA高性能連接器將深度學習算法在FPGA和跨系統(tǒng)之間運行；另一個由Andrew Ng和兩個超算專家牽頭的項目，則希望把模型放在超級計算機上，給它...
Zedboard甲診opencv圖像處理（二）
通過前面的努力已經(jīng)得到了n個輪廓了，現(xiàn)在要把最終的輪廓確定下來 ，然后進行特征提取。...
Zedboard甲診opencv圖像處理（一）
首先基于前面的工作，通過調(diào)整已經(jīng)很好的把指甲邊緣顯示出來了，不曾想我卻從那時開始走上了彎路，使用matlab去處理靜態(tài)圖片，以獲得更好的指甲和特征提取效果，結果就是，效果不理想（...
Xilinx 7系列FPGA使用之CLB探索（一）
7系列FPGA是Xilinx新推出的基于28nm工藝的FPGA，其中包含三個系列：Artix、Kintex和Virtex。因項目要使用kintex7為平臺做設計，需要對其內(nèi)部結構做了研究，首先從CLB（Configurable Logic Block）開始...
rainysky陪你一起在zedboard上移植qt+opencv（二）
在配置完（一）里面的信息之后，你是不是有種迫不及待的心情向在windows下編寫一個程序。和windows不同的是在linux中不需要專門在裝一個類似VC之類的應用軟件了。在系統(tǒng)中已經(jīng)有現(xiàn)成的了。...
2017-02-10 標簽：Linuxhelloworld 1146
基于zynq的Linux根文件系統(tǒng)生成
Linux中Root Filesystem（根文件系統(tǒng)）是必不可少的，常用的是BusyBox，本節(jié)就介紹一下使用BusyBox制作Linux根文件系統(tǒng)rootfs，主要參考xilinx wiki上Zynq Root FileSystem Creation方法...
Zynq交叉編譯環(huán)境鏈的建立與C程序編寫
在Vivado下完之前，先把Zynq的軟件編譯環(huán)境安裝好，可以用來重新編譯基于Zynq的Linux系統(tǒng)，同時能寫基于Zynq的C程序（其實Vivado中的SDK也能實現(xiàn)）。...
Date功能：ISE中如何在未綜合實現(xiàn)的前提下打開ChipScope ？
ISE中如何在未綜合實現(xiàn)的前提下雙擊Analyze Design Using ChipScope打開ChipScope ？...
ISE聯(lián)合modelsim功能仿真和綜合后仿真
1、代碼輸入(1)、新建一個ISE工程，名字為count4。(2)、新建一個verilog文件...
圖形化界面linux（linaro）的安裝小結
本文是在Xilinx官方給出的Zedboard上的Demo（linaro）基礎上，并結合筆者的親自實踐，作出的一點小小的總結，希望能給“l(fā)inux小白們”提供一些參考。...
使用ModelSim自動生成狀態(tài)機FSM的狀態(tài)轉(zhuǎn)換圖
HDL代碼設計中重要的內(nèi)容之一就是設計程序的狀態(tài)機FSM，狀態(tài)轉(zhuǎn)換控制著整個程序的流程，為了理解程序，我們經(jīng)常需要把狀態(tài)機的狀態(tài)轉(zhuǎn)換圖畫出來，這樣看起來很直觀，但是，有沒有辦法自...
ISE中的Verilog Test Fixture類型的.v文件為啥在Implementation中顯示？如何修改？
不知為啥，發(fā)現(xiàn)用于仿真的Verilog Test Fixture類型的.v文件在Implementation中顯示，看著很不舒服，但也不知道怎么改，如下圖所示，紅框中的TestDualRam就是一個Verilog Test Fixture類型的.v文件...
2017-02-10 標簽：ISE 2680
modelsim中的兩個操作：do wave.do 和combine signals
do wave.do 在ISE中聯(lián)合使用modelsim中仿真時，經(jīng)常要修改了ISE里面的程序然后重新仿真，重新加載程序可以使用do ...
2017-02-10 標簽：ModelSim 3439
rainysky陪你一起在zedboard上移植qt+opencv（四）：在zedboard運行QT
其實在zedboard上運行QT在懶兔子和超群晴天的博客的里面都有寫過，還算比較詳細，不過也算是為了完整性，rainysky還是要把整個的流程寫一遍。...
rainysky陪你一起在zedboard上移植qt+opencv（三）：安裝界面程序qt
到這基本的開發(fā)環(huán)境已經(jīng)差不多了，正如標題說的那樣，需要安裝qt，第一步就是在ubuntu上安裝QT，這個其實比較簡單，在終端里面輸入命令apt-get install qtcreator 就可以自動安裝下載啦（前提是你...
基于Zynq的光流法軟硬件協(xié)同設計與實現(xiàn)
本項目采用的光流算法是基于Horn-Schunck [5]的模型, 與Lucas- Kanade [2]光流算法相比，它算出的光流更稠密，能夠精確到每一個像素點...
2017-02-10 標簽：Zynq 1525
Zedboard甲診opencv圖像處理（三）
整個工程進展到這一步也算是不容易吧，但技術含量也不怎么高，中間亂起八糟的錯誤太煩人了，不管怎么樣，現(xiàn)在面臨了最大的困難吧，圖像處理算法。...
2017-02-10 標簽：Zedboard 1268
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