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代碼

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代碼就是程序員用開發(fā)工具所支持的語言寫出來的源文件，是一組由字符、符號或信號碼元以離散形式表示信息的明確的規(guī)則體系。

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代碼技術(shù)

奇數(shù)分頻器的設(shè)計(jì)

上一篇文章介紹了偶分頻，今天來介紹一下奇數(shù)分頻器的設(shè)計(jì)。

2023-03-23 標(biāo)簽：邏輯門分頻器分頻 2.2k 0

基于ADSP218x系列和TMS320C62x系列實(shí)現(xiàn)串行引導(dǎo)方案的設(shè)計(jì)

在某型光電跟蹤產(chǎn)品中，由于需要對抗各種人工干擾和背景干擾，使得導(dǎo)引系統(tǒng)需要處理的信息量成倍增加，對導(dǎo)引系統(tǒng)的實(shí)時處理性能提出了更高的要求。針對這種情況，...

2020-08-11 標(biāo)簽：dsp flash 代碼 2.2k 0

python中while循環(huán)條件介紹

while循環(huán) 如果條件成立（true），重復(fù)執(zhí)行相同操作，條件不符合，跳出循環(huán) while 循環(huán)條件: 循環(huán)操作（1）while循環(huán)示例例：輸入王...

2023-09-12 標(biāo)簽：循環(huán)代碼 python 2.2k 0

【技巧】將gettimeofday獲取可顯示的字符串時間？

【Linux編程】如何將gettimeofday獲取的時間信息轉(zhuǎn)換成可顯示的字符串時間？

2022-08-31 標(biāo)簽：字符串代碼結(jié)構(gòu)體 2.2k 0

FlexLua低代碼零基礎(chǔ)開發(fā)智能垃圾桶產(chǎn)品原型（接入機(jī)智云）

目標(biāo)功能介紹基于功能強(qiáng)大的ShineBlink低代碼物聯(lián)網(wǎng)核心模組和靈活輕巧的Lua腳本編程語言實(shí)現(xiàn)如下功能。1、監(jiān)測和報(bào)警監(jiān)測圾桶內(nèi)的煙霧并聲光報(bào)警監(jiān)...

2024-07-11 標(biāo)簽：物聯(lián)網(wǎng)代碼機(jī)智云 2.2k 0

verilog語言編寫規(guī)范

本規(guī)范的目的是提高書寫代碼的可讀性可修改性可重用性優(yōu)化代碼綜合和仿真的結(jié) 果指導(dǎo)設(shè)計(jì)工程師使用VerilogHDL規(guī)范代碼和優(yōu)化電路規(guī)范化公司...

2022-11-23 標(biāo)簽：Verilog HDL 編碼 2.2k 0

如何規(guī)范嵌入式C編碼注釋以及排版與格式

注釋 ◎ 注釋應(yīng)放在其代碼上方相鄰位置或右方，不可放在下面。 ◎ 注釋的內(nèi)容要清楚明了，防止注釋二義性。 ◎ 修改代碼時同步更新注釋，保證注釋與代碼的一...

2023-12-07 標(biāo)簽：嵌入式編碼代碼 2.2k 0

YOLOv6模型文件的輸入與輸出結(jié)構(gòu)

? YOLOv6人臉檢測模型 YOLOv6上次（應(yīng)該是很久以前）發(fā)布了一個0.3.1版本，支持人臉檢測與五點(diǎn)landmark調(diào)用，后來我就下載，想使用一...

2023-06-25 標(biāo)簽：模型代碼人臉檢測 2.2k 0

如何自動生成verilog代碼

介紹幾種自動生成verilog代碼的方法。

2024-11-05 標(biāo)簽：Verilog 字符串代碼 2.2k 0

一個純Python編寫的輕量級數(shù)據(jù)庫

TinyDB 是一個純 Python 編寫的輕量級數(shù)據(jù)庫，一共只有1800行代碼，沒有外部依賴項(xiàng)。

2023-02-24 標(biāo)簽：數(shù)據(jù)庫代碼 python 2.2k 0

基礎(chǔ)算法:差分?jǐn)?shù)組詳解

前文說前綴和主要適用的場景是原始數(shù)組不會被修改的情況下，頻繁查詢某個區(qū)間的累加和。

2022-03-16 標(biāo)簽：算法代碼數(shù)組 2.2k 0

LlamaIndex：面向QA系統(tǒng)的全新文檔摘要索引

添加關(guān)鍵字過濾器是增強(qiáng)檢索結(jié)果的一種方法。但這也帶來了一系列挑戰(zhàn)。我們需要手動或通過 NLP 關(guān)鍵字提取/主題標(biāo)記模型為每個文檔充分確定合適的關(guān)鍵字。此...

2023-05-12 標(biāo)簽：代碼語言模型 nlp 2.2k 0

dart命名參數(shù)與位置參數(shù)的區(qū)別

經(jīng)常搞不清楚dart命名參數(shù)與位置參數(shù)的區(qū)別？現(xiàn)在我們來對比一下，位置參數(shù)與命名參數(shù)的區(qū)別。

2022-12-09 標(biāo)簽：參數(shù)代碼 Dart 2.2k 0

分享249個拿來即用的shell腳本

? 由于腳本案例太多，在此僅展示部分，完整版領(lǐng)取方式請見文末 ? ? ? 249個拿來即用的shell腳本！ ? 這249個Shell腳本共147頁， ...

2023-07-07 標(biāo)簽：Linux 代碼 Shell腳本 2.2k 0

Wolfram語言與Mathematica13.1版本上線

自從6.0版本之后，我們就能用筆記本編輯系統(tǒng)處理.wl文件包（還有.wls底稿文件）。13.1版本中的一個新默認(rèn)功能是對出現(xiàn)在基礎(chǔ)文件中的所有代碼行進(jìn)行...

2022-10-21 標(biāo)簽：Wolfram 函數(shù)代碼 2.2k 0

低功耗仿真實(shí)戰(zhàn)

將MVSIM_NATIVE_DEMO文件夾拷貝出來，如下所示，LP、LP_DVE、LP_LPA文件夾分別存放的是仿真環(huán)境，REF文件夾是不帶UPF的參考...

2023-12-29 標(biāo)簽：soc 仿真低功耗 2.2k 0

Java多線程的用法

本文將介紹一下Java多線程的用法。基礎(chǔ)介紹什么是多線程指的是在一個進(jìn)程中同時運(yùn)行多個線程，每個線程都可以獨(dú)立執(zhí)行不同的任務(wù)或操作。與單線程相比...

2023-09-30 標(biāo)簽：數(shù)據(jù)JAVA 程序 2.2k 0

Go 1.18 版本新功能解讀

9 月 8 日，Go 語言社區(qū)發(fā)布 2022 年第二季度開發(fā)者調(diào)查報(bào)告，本次調(diào)研覆蓋 5752 位受訪開發(fā)者，主題涉及他們在使用 Go 1.18 全新功...

2022-09-15 標(biāo)簽：Linux 代碼開發(fā)者 2.2k 0

上傳本地項(xiàng)目代碼到github

GitHub是一個面向開源及私有軟件項(xiàng)目的托管平臺，因?yàn)橹恢С謌it 作為唯一的版本庫格式進(jìn)行托管，故名GitHub。本文主要講解如何將本地代碼上傳至G...

2022-11-14 標(biāo)簽：代碼 Bash GitHub 2.2k 1

IMU預(yù)積分功能數(shù)據(jù)初始化代碼解讀

代碼解讀 int main(int argc, char** argv){ ros::init(argc, argv, "roboat_loam" );...

2023-11-22 標(biāo)簽：函數(shù)代碼激光雷達(dá) 2.2k 0

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Protues

Protues

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Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
Altium Designer

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FPGA芯片

FPGA芯片

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FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
ArduBlock

ArduBlock

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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫程序。
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識別

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FPGA開發(fā)板

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FPGA開發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過去汽車電子產(chǎn)品的開發(fā)周期是漫長的，而許多汽車制造商現(xiàn)正致力于在更短的時間內(nèi)，裝備消費(fèi)者所需的新一代汽車。
PCB封裝

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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長寬，直插，貼片，焊盤的大小，管腳的長寬，管腳的間距等）用圖形方式表現(xiàn)出來，以便可以在畫pcb圖時進(jìn)行調(diào)用。
QUARTUS II

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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
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Artix-7

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　　Artix-7 系列：相對于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對的市場領(lǐng)域。
VHDL代碼

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面包板是由于板子上有很多小插孔，專為電子電路的無焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
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AXI

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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對齊的數(shù)據(jù)傳輸，同時在突發(fā)傳輸中，只需要首地址，同時分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進(jìn)行時序收斂。AXI是AMBA中一個新的高性能協(xié)議。
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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會阻礙交變電流的流動，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
時鐘源

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時鐘源用來為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時鐘脈沖信號。它通常由石英晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時間的倒數(shù)，模擬量可以是電壓、電流等電信號，也可以是壓力、溫度、濕度、位移、聲音等非電信號；而AD分辨率指數(shù)字量變化一個最小量時模擬信號的變化量。
驅(qū)動電流

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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價格實(shí)現(xiàn)與其相當(dāng)性能，性價比提高了一倍，功耗降低了一半。
Protel DXP

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