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標簽 > 時序
這里所說的時序其實就是指時序圖，又名序列圖、循序圖、順序圖，是一種UML交互圖。它通過描述對象之間發(fā)送消息的時間順序顯示多個對象之間的動態(tài)協(xié)作。
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FPGA器件的需求取決于系統(tǒng)和上下游（upstream and downstrem）設備。我們的設計需要和其他的devices進行數(shù)據(jù)的交互，其他的d...
以上分享了PSRAM接口一些關鍵的知識點，大部分是容易理解錯誤，且導致問題的點，基本上理解這些點就能解決大部分問題了，作為入門參考也可以先看這篇，先有個...
AT24C08 是串行CMOS類型的EEPROM存儲芯片，AT24C0x這個系列包含了AT24C01、AT24C02、AT24C04、AT24C08、A...
1 接口定義 RGMII 由 GMII (Gigabit Media Independent Interface) 簡化演變而來，意為 Reduced ...
由于ZYNQ架構和常用接口IP核經(jīng)常出現(xiàn) AXI協(xié)議，賽靈思的協(xié)議手冊講解時序比較分散。所以筆者收藏AXI協(xié)議的幾種時序，方便編程。
硬件中存在DDR4校準錯誤的調(diào)試方法與根本原因分析
本篇博文中的分析是根據(jù)真實客戶問題撰寫的，該客戶發(fā)現(xiàn)硬件中存在 DDR4 校準錯誤，不同板以及不同構建 (build) 之間出現(xiàn)的故障并不一致。本篇博文...
微處理器、FPGA、DSP、模數(shù)轉(zhuǎn)換器 (ADC) 和片上系統(tǒng) (SoC) 器件一般需要多個電壓軌才能運行。為防止出現(xiàn)鎖定、總線爭用問題和高涌流，設計人...
2019-08-26 標簽：時序數(shù)字控制電源 8.9k 0
詳細分析高速通信和數(shù)據(jù)中心的時序要求以及時鐘振蕩器解決方案
為此，Silicon Labs提供了全新有源時鐘振蕩器，其采用第四代 DSPLL 技術驅(qū)動，有效解決了 25/40/50/100/400Gbps 時序問...
2018-01-26 標簽：數(shù)據(jù)中心時序時鐘振蕩器 8.9k 0
集成電路 （IC） 設計團隊通常在預定最后送交制造（tapeout）期限臨近時承受著巨大的壓力。更糟糕的是，他們往往還面臨著后期工程變更命令 （Engi...
FPGA（Field-Programmable Gate Array），即現(xiàn)場可編程門陣列，它是作為專用集成電路（ASIC）領域中的一種半定制電路而出現(xiàn)...
生成時序報告后，如何閱讀時序報告并從時序報告中發(fā)現(xiàn)導致時序違例的潛在問題是關鍵。 首先要看Design Timing Summary在這個Summar...
2020-08-31 標簽：時序 7.4k 0
如何用FPGA控制ADV7513實現(xiàn)HDMI畫面顯示和音頻播放
HDMI接口顯示使用DMT時序+TMDS編碼來實現(xiàn)。當用FPGA控制HDMI的數(shù)據(jù)傳輸時，通?？梢圆捎眉僐TL實現(xiàn)TMDS算法或者使用專門的HDMI芯片...
SPI timing diagram Tcsb_setup：建立時間 Tcsb_hold：保持時間 tsckl：低電平時間 tsckh：高電平時間 SC...
自1985年首款FPGA誕生以來，F(xiàn)PGA已經(jīng)是一名在電子信息領域征戰(zhàn)了30年的老兵，這名戰(zhàn)功赫赫的老兵如今已經(jīng)正式開赴了一個新的戰(zhàn)場。但是FPGA并不...
前段時間，一個朋友聊敘到這個后仿真任務命令都咋用，隨即整理了下，可以完成基本的后仿真不成問題，但是如果還要完成一些其他的幺蛾子，那就需要各位仔細研讀各工...
描述設計時序時，所有的時序檢查都有一個參考事件（reference event）和一個數(shù)據(jù)事件（data event），數(shù)據(jù)事件常常是數(shù)據(jù)信號，而參考事...
2022-10-19 標簽：數(shù)據(jù)時序 7k 0
Vivado增量編譯的基本概念、優(yōu)點、使用方法以及注意事項
隨著FPGA設計的復雜度不斷提高，設計人員需要選擇更為高效的設計流程來保證開發(fā)效率和減少開發(fā)成本。其中，Vivado增量編譯是一種非常重要的設計流程。本...
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