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標(biāo)簽 > 賽靈思
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QDMA的驅(qū)動(dòng)在進(jìn)行版本升級(jí)時(shí),可能會(huì)對(duì)部分寄存器的數(shù)值進(jìn)行變更,用戶如果要進(jìn)行升級(jí),推薦升級(jí)到最新的Vivado和驅(qū)動(dòng)版本。如果驅(qū)動(dòng)和Vivado之間...
了解在Xilinx工作的感受。員工提供有關(guān)我們的文化,工作環(huán)境和產(chǎn)生影響的機(jī)會(huì)的觀點(diǎn)。
2019-01-08 標(biāo)簽:賽靈思 3.1k 0
演示了使用 SDAccel 編譯器技術(shù)創(chuàng)建的機(jī)器學(xué)習(xí)(Machine Learning)解決方案。應(yīng)用展示了如何在軟件端利用 FPGA 的“并行處理”優(yōu)...
2019-08-01 標(biāo)簽:賽靈思可編程機(jī)器學(xué)習(xí) 3.1k 0
Zynq-7000 All Programmable SoC視頻應(yīng)用的內(nèi)部功能介紹
該套件基于ZC702評(píng)估套件,包括用于開(kāi)發(fā)自定義視頻應(yīng)用的硬件,軟件和IP組件。
用于UltraScale存儲(chǔ)器IP的Vivado硬件管理器
了解如何使用Xilinx SDK創(chuàng)建Linux應(yīng)用程序。 我們還將重點(diǎn)介紹和演示支持Linux應(yīng)用程序開(kāi)發(fā)和調(diào)試的不同方面的SDK功能。 整個(gè)過(guò)程快...
Xilinx7系列器件利用可編程FPGA和SOC加速DSP設(shè)計(jì)生產(chǎn)力
負(fù)責(zé)在當(dāng)今復(fù)雜的DSP應(yīng)用中提供更多功能和性能的設(shè)計(jì)人員越來(lái)越多地轉(zhuǎn)向其硬件解決方案的可編程邏輯。 Xilinx?7系列FPGA通過(guò)一系列器件滿足這一需求。
Xilinx SDAccel開(kāi)發(fā)環(huán)境在X86_64位工作站的運(yùn)行情況
本視頻演示了SDAccel開(kāi)發(fā)環(huán)境在一個(gè)標(biāo)準(zhǔn)X86_64位工作站上運(yùn)行的情況,以展示其為您所帶來(lái)的生產(chǎn)力的提升;以及該開(kāi)發(fā)環(huán)境對(duì)OpenCL,C,C +...
在100Gbps每秒可編程包處理系統(tǒng)中實(shí)現(xiàn)無(wú)中斷升級(jí)
本視頻演示了一個(gè)SDNet環(huán)境生成的每秒100Gbps的可編程包處理系統(tǒng)中所實(shí)現(xiàn)的“無(wú)中斷”升級(jí)
2018-11-23 標(biāo)簽:賽靈思可編程處理系統(tǒng) 3k 0
無(wú)線應(yīng)用設(shè)計(jì)時(shí)選擇操作系統(tǒng)應(yīng)考慮哪些因素
隨著無(wú)線數(shù)據(jù)吞吐量的爆炸式增長(zhǎng),數(shù)字信號(hào)處理技術(shù)和無(wú)線電設(shè)備在改進(jìn)方面面臨著巨大壓力。目前的重點(diǎn)放在4G LTE。4G網(wǎng)絡(luò)正在世界各地大規(guī)模部署。而且現(xiàn)...
2021-06-29 標(biāo)簽:賽靈思無(wú)線操作系統(tǒng) 3k 0
如何讓Vivado IP Integrator和Amazon F1開(kāi)發(fā)套件進(jìn)行協(xié)同使用
歡迎閱讀本快速視頻,我將解釋如何使用Vivado IP Integrator流程與Amazon F1硬件開(kāi)發(fā)套件或HDK配合使用
2018-11-20 標(biāo)簽:視頻賽靈思開(kāi)發(fā)套件 3k 0
觀看世界上第一個(gè)可擴(kuò)展處理平臺(tái)--Zynq-7000 EPP的演示。
演示概述了Amazon EC2 F1實(shí)例及其加速數(shù)據(jù)分析,機(jī)器學(xué)習(xí),視頻轉(zhuǎn)碼和基因組學(xué)等工作負(fù)載的能力。
2018-11-28 標(biāo)簽:fpga賽靈思機(jī)器學(xué)習(xí) 3k 0
OpenCL內(nèi)存架構(gòu)實(shí)現(xiàn)了計(jì)算設(shè)備的通用性
OpenCL定義了一種內(nèi)存架構(gòu)和抽象模型,它對(duì)于實(shí)現(xiàn)該標(biāo)準(zhǔn)的所有計(jì)算設(shè)備都是通用的。 這意味著程序員只需要學(xué)習(xí)1個(gè)內(nèi)存模型,這簡(jiǎn)化了應(yīng)用程序編碼......
2018-11-26 標(biāo)簽:賽靈思內(nèi)存應(yīng)用程序 3k 0
用于HOG算法和人體檢測(cè)器的模型設(shè)計(jì)演示
MathWorks演示了基于模型的設(shè)計(jì),用于在Zynq上對(duì)HOG算法和人體檢測(cè)器進(jìn)行快速原型設(shè)計(jì)。 該設(shè)計(jì)在MATLAB和Simulink中建模和驗(yàn)證...
基于 FPGA 的 ASIC 原型可快速、準(zhǔn)確地實(shí)現(xiàn) SoC 系統(tǒng)建模和驗(yàn)證并加速軟件和固件的開(kāi)發(fā)。Xilinx 推出Virtex?-7 2000T 器...
SoC為系統(tǒng)架構(gòu)師和軟件開(kāi)發(fā)人員提供了平臺(tái)
雙核 ARM Cortex -A9 處理器與業(yè)界領(lǐng)先的、具有高性能功耗比的 28nm 可編程邏輯巧妙集成,實(shí)現(xiàn)的功耗和性能等級(jí)遠(yuǎn)超分立處理器和 FPGA...
2019-08-01 標(biāo)簽:賽靈思soc工業(yè)自動(dòng)化 3k 0
該演示展示了Xilinx SERDES開(kāi)發(fā)的最新成果,首次公開(kāi)展示了Xilinx 58Gb / s PAM4收發(fā)器。
應(yīng)用主機(jī)代碼的基本概念與特點(diǎn)
用于異構(gòu)計(jì)算的OpenCL標(biāo)準(zhǔn)定義了用于在主機(jī)處理器和加速設(shè)備之間傳輸數(shù)據(jù)的編程模型。 此視頻介紹了數(shù)據(jù)傳輸所需的最小OpenCL API集...
Virtex UltraScale+ FPGA收發(fā)器的演示
該視頻演示了具有32.75G背板功能的Virtex?UltraScale+?FPGA,功率優(yōu)化的收發(fā)器。 該收發(fā)器具有同類最佳的發(fā)送抖動(dòng)和第三代客戶驗(yàn)...
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