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clk技術(shù)

淺析D觸發(fā)器的建立時間和保持時間物理含義

我理解這個D觸發(fā)正常運轉(zhuǎn)要滿足四個約束，第一個是建立時間，第二個是保持時間，第三個是對于最后一個傳輸門的關(guān)斷時間的控制，第四個是[時鐘周期]() 約束。

2023-12-04 標(biāo)簽：反相器鎖存器 D觸發(fā)器 3.6k 0

在Vivado中如何寫入FPGA設(shè)計主時鐘約束？

在FPGA設(shè)計中，時序約束的設(shè)置對于電路性能和可靠性都至關(guān)重要。

2023-06-26 標(biāo)簽：收發(fā)器 FPGA設(shè)計時序約束 3.6k 0

clock-gating的綜合實現(xiàn)

在ASIC設(shè)計中，項目會期望設(shè)計將代碼寫成clk-gating風(fēng)格，以便于DC綜合時將寄存器綜合成clk-gating結(jié)構(gòu)，其目的是為了降低翻轉(zhuǎn)功耗。

2023-09-04 標(biāo)簽：寄存器 IC設(shè)計 ASIC設(shè)計 3.5k 0

觸發(fā)器實現(xiàn)邊沿出發(fā)是如何實現(xiàn)的？

簡單的說觸發(fā)器實現(xiàn)邊沿出發(fā)是通過兩級鎖存器實現(xiàn)的，比如上升沿觸發(fā)其實是，前一級是低電平鎖存，后一級是高電平鎖存。

2023-06-28 標(biāo)簽：反相器鎖存器觸發(fā)器 3.5k 0

通過解剖一個邊沿觸發(fā)器簡要說明setup和hold產(chǎn)生原因

在后仿真過程中經(jīng)常會遇到關(guān)于setup和hold violation的問題，但是關(guān)于setup和hold time的產(chǎn)生原因和由來很多人還比較朦朧，為此...

2023-07-04 標(biāo)簽：鎖存器觸發(fā)器 CLK 3.5k 0

HDB3編解碼簡析

此次需求提供的十分明確，給出了編碼規(guī)則及示例，明確了編解碼端口要求；仿真模塊根據(jù)設(shè)計進行適配。

2023-05-15 標(biāo)簽：VHDL語言編解碼 RST 3.3k 0

怎樣通過設(shè)置clock group來確認各個時鐘之間的關(guān)系？

今天我們要介紹的時序分析基本概念是 **clock group，簡稱時鐘組。** 定義完時鐘后，我們也需要通過設(shè)置clock group來確認各個時鐘之...

2023-07-03 標(biāo)簽：時鐘時序分析 Mux 3.2k 0

數(shù)字IC設(shè)計中為什么要避免鎖存器呢？

上學(xué)時，老師說判斷語句要把條件寫全， **不然會生成鎖存器，做項目時又說多比特寄存器信號的賦值一定要加if條件，不讓出現(xiàn)else的賦值** 。就很矛盾，...

2023-11-09 標(biāo)簽：fpga IC設(shè)計鎖存器 3.1k 0

什么是JKE觸發(fā)器？

FF_JKE是一個具有異步設(shè)置（SET)和重置(RST)輸入的邊緣觸發(fā)的JK觸發(fā)器（JK Flip-Flop）, 僅SET=1時，輸出Q=1；只要RST...

2023-12-04 標(biāo)簽：JK觸發(fā)器觸發(fā)器 RST 3.1k 0

RT-Thread開發(fā)GD32F450添加adc外設(shè)

開發(fā)板使用的是gd32f450zk，env工具使用的版本是1.3.5，rtthread版本是5.0.0

2023-10-08 標(biāo)簽：GPIO CLK ADC 3k 0

看看兩個使用Verilog HDL設(shè)計的簡單電路

與非門的Verilog 描述如下圖所示，源程序文件的后綴為.v。

2023-09-17 標(biāo)簽：D觸發(fā)器時序邏輯電路 Module 2.9k 0

如何設(shè)計一個對按鍵信號進行計數(shù)的計數(shù)器？

detect_module模塊用于檢測按鍵信號的下降沿，當(dāng)檢測到下降沿后，輸出一個時鐘周期的高電平。

2023-10-10 標(biāo)簽：寄存器計數(shù)器 CLK 2.9k 0

使用普通的多路復(fù)用器進行切換時鐘會發(fā)生什么？

在現(xiàn)代芯片中，芯片運行時有必要在兩個不同的時鐘之間切換。如果我們使用普通的多路復(fù)用器進行切換時鐘會發(fā)生什么？

2023-09-20 標(biāo)簽：時鐘鎖存器多路復(fù)用器 2.9k 0

解讀ADC采樣芯片EV10AQ190A的工作模式

直接說重點，任意一個輸入端口輸入的模擬信號同時進入ADC芯片的四個核（也可以理解為4個通道），這四個核的時鐘輸入是由內(nèi)部時鐘電路（Clock Circu...

2023-02-24 標(biāo)簽：模擬信號時鐘電路 CLK 2.9k 0

FPGA中實現(xiàn)信號延時的資源消耗

在FPGA設(shè)計中我們經(jīng)常會遇到對一個信號進行延時的情況，一般只延時一個或幾個CLK時，通常是直接打拍，如果要延時的CLK較多時，我們會選擇移位寄存器IP...

2022-06-30 標(biāo)簽：fpga 信號 CLK 2.8k 0

寄存器是什么掌握使用寄存器做設(shè)計需要注意的事項

既然RTL是以寄存器行為為基礎(chǔ)，那么就必須先了解寄存器是什么，并且掌握使用寄存器做設(shè)計需要注意的事項。

2023-07-13 標(biāo)簽：寄存器 RTL D觸發(fā)器 2.8k 0

寄存器的時序要求有哪些？

對于下面這個傳輸門來說，只有當(dāng)CLK為高電平，即傳輸門打開時，輸入端I的電平才會被傳輸?shù)捷敵龆薕，這是一個正常的傳輸過程。

2023-07-13 標(biāo)簽：寄存器變換器 VDD 2.8k 0

信號協(xié)議中同步傳輸和異步傳輸有什么區(qū)別

在信號協(xié)議中，有非常多的種類，如UART，I2C，SPI，PCIe等等，它們有自己的一套制定規(guī)則，但是在協(xié)議制定中，一定需要在同步和異步中選擇其中一項作...

2023-11-07 標(biāo)簽：uart 同步傳輸時鐘信號 2.8k 0

如何在樹莓派Pico上編程使用DS1302時鐘模塊？

常用的計時時鐘芯片有 DS1302、DS1307、DS3231，各型號還有衍生型號。

2023-11-28 標(biāo)簽：時鐘芯片 DS1302 時鐘模塊 2.8k 0

任意偶數(shù)的分頻器設(shè)計

所謂“分頻”，就是把輸入信號的頻率變成成倍數(shù)地低于輸入頻率的輸出信號。

2023-06-05 標(biāo)簽：驅(qū)動器分頻器計數(shù)器 2.8k 0

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