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FPGA(Field-Programmable Gate Array),即現(xiàn)場(chǎng)可編程門(mén)陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專(zhuān)用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。
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設(shè)計(jì)了一款面向嵌入式控制領(lǐng)域的16位堆棧處理器,該處理器包含兩個(gè)堆棧:執(zhí)行數(shù)學(xué)表達(dá)式的數(shù)據(jù)堆棧和支持子程序調(diào)用的返回堆棧,其指令集含35條堆棧指令.詳細(xì)...
目前,大多數(shù) FPGA 芯片是基于 SRAM 的結(jié)構(gòu)的, 而 SRAM 單元中的數(shù)據(jù)掉電就會(huì)丟失,因此系統(tǒng)上電后,必須要由配置電路將正確的配置數(shù)據(jù)加載到...
基于Xilinx全可編程FPGA的AWS F1實(shí)例介紹
采用基于Xilinx全可編程FPGA的AWS F1實(shí)例,Edico Genome可幫助更廣泛的用戶(hù)群以較低的成本獲得加速的高精度基因組合水線算法,僅一個(gè)...
等效時(shí)間采樣原理及基于FPGA的實(shí)現(xiàn)
經(jīng)常涉及對(duì)寬帶模擬信號(hào)進(jìn)行數(shù)據(jù)采集和存儲(chǔ),以便計(jì)算機(jī)進(jìn)一步進(jìn)行數(shù)據(jù)處理。為了對(duì)高速模擬信號(hào)進(jìn)行不失真采集,根據(jù)奈奎斯特定理, 采樣頻率必須為信號(hào)頻率的2...
2023-09-15 標(biāo)簽:fpgaadc數(shù)據(jù)采集 4.1k 0
深入淺出玩轉(zhuǎn)FPGA視頻:MAX II的UFM模塊使用實(shí)例
MAX II具有傳統(tǒng)CPLD設(shè)計(jì)的低成本特性,MAX II CPLD還進(jìn)一步提高了高密度產(chǎn)品的功耗和成本優(yōu)勢(shì),可以使用MAX II CPLD來(lái)替代高功耗...
FPGA開(kāi)發(fā)經(jīng)驗(yàn)分享:基于JESD204B的LMK04821芯片項(xiàng)目開(kāi)發(fā)
今天給各位大俠帶來(lái)一篇項(xiàng)目開(kāi)發(fā)經(jīng)驗(yàn)分享基于JESD204B的LMK04821芯片項(xiàng)目開(kāi)發(fā),這是本人實(shí)打?qū)嵉捻?xiàng)目開(kāi)發(fā)經(jīng)驗(yàn),希望可以給有需要的大俠提供一些參...
2020-04-21 標(biāo)簽:fpgaFPGA設(shè)計(jì)寄存器 4.1k 0
微軟為什么在數(shù)據(jù)中心使用FPGA代替CPU?
眾所周知,通用處理器(CPU)的摩爾定律已入暮年,而機(jī)器學(xué)習(xí)和 Web 服務(wù)的規(guī)模卻在指數(shù)級(jí)增長(zhǎng)。
28nm高端FPGA如何實(shí)現(xiàn)功耗和性能的平衡?
從工藝選擇到設(shè)計(jì)直至投產(chǎn),設(shè)計(jì)人員關(guān)注的重點(diǎn)是以盡可能低的功耗獲得最佳性能。Altera在功耗和性能上的不斷創(chuàng)新,那其28nm高端FPGA如何實(shí)現(xiàn)功耗和...
在生成濾波器IP核之前需要產(chǎn)生抽頭系數(shù),這個(gè)抽頭系數(shù)的階數(shù)是自己設(shè)定的,階數(shù)越高代表濾波器乘累加運(yùn)算越多,但是階數(shù)大小的選擇要看是否滿(mǎn)足自己的設(shè)計(jì)要求(...
Maxim外設(shè)模塊極限節(jié)省您的設(shè)計(jì)時(shí)間和成本!
Maxim外設(shè)模塊借助多種便利的模擬和混合信號(hào)功能節(jié)省設(shè)計(jì)時(shí)間和成本。這些模塊可以很容易地插入配置為Pmod?的任意FPGA/CPU擴(kuò)展端口。 此外還...
2018-06-22 標(biāo)簽:fpgamaxim設(shè)計(jì) 4.1k 0
功耗是需要考慮的重要因素之一,對(duì)于功耗,我們應(yīng)當(dāng)給予一定的關(guān)注。在往期功耗相關(guān)文章中,小編對(duì)FPGA低功耗設(shè)計(jì)有所介紹。為幫助大家對(duì)功耗有更深入的理解,...
基于國(guó)產(chǎn)龍芯3A處理器和FPGA器件實(shí)現(xiàn)可重構(gòu)計(jì)算機(jī)的設(shè)計(jì)
當(dāng)前國(guó)際先進(jìn)抗惡劣環(huán)境計(jì)算機(jī)相關(guān)產(chǎn)品的具有一個(gè)顯著特征,即采用由超大規(guī)模FPGA實(shí)現(xiàn)的可定制技術(shù),利用FPGA器件中專(zhuān)門(mén)設(shè)計(jì)的硬件乘法器、乘加結(jié)構(gòu)、DS...
2020-03-16 標(biāo)簽:處理器fpga計(jì)算機(jī) 4.1k 0
在FPGA+DSP結(jié)構(gòu)的雷達(dá)導(dǎo)引頭信號(hào)處理系統(tǒng)中FPGA的問(wèn)題解決方案
FPGA+DSP的數(shù)字硬件系統(tǒng)正好結(jié)合了兩者的優(yōu)點(diǎn),兼顧了速度和靈活性。本文以導(dǎo)引頭信號(hào)處理系統(tǒng)為例說(shuō)明FPGA+DSP系統(tǒng)中FPGA的關(guān)鍵技術(shù)。
在不同應(yīng)用場(chǎng)景下DPU不同的性能要求闡述
DPU本質(zhì)上是通過(guò)DPU卡上資源,解耦計(jì)算、控制、存儲(chǔ),利用CPU、GPU、FPGA加速器等異構(gòu)處理單元,通過(guò)以智能卡為接口的網(wǎng)絡(luò)實(shí)現(xiàn)高效的數(shù)據(jù)分發(fā)和調(diào)...
示波器是其中一種。但示波器只能觀察到芯片IO上的信息,不能深入探測(cè)信號(hào)在邏輯內(nèi)部是如何傳遞的。如果要探測(cè)內(nèi)部的信號(hào),就必須要修改設(shè)計(jì),將內(nèi)部信號(hào)引到IO上。
riscv的fpga實(shí)現(xiàn)案例 基于RISC-V加速器實(shí)現(xiàn)現(xiàn)場(chǎng)可編程門(mén)陣列 CNN異構(gòu)的控制方案
現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)具有低功耗、高性能和靈活性的特點(diǎn)。FPGA神經(jīng)網(wǎng)絡(luò)加速的研究正在興起,但大多數(shù)研究都基于國(guó)外的FPGA器件。為了改善國(guó)內(nèi)FP...
2023-08-21 標(biāo)簽:fpga加速器神經(jīng)網(wǎng)絡(luò) 4.1k 0
采用DSP和FPGA和上下變頻器實(shí)現(xiàn)單載波調(diào)制解調(diào)系統(tǒng)的設(shè)計(jì)
軟件無(wú)線電(Software Radios)是一種新的無(wú)線電通信的體系結(jié)構(gòu)。具體來(lái)說(shuō),軟件無(wú)線電是以可編程的DSP或CPU為中心,將模塊化、標(biāo)準(zhǔn)化的硬件...
淺析單片機(jī)、ARM、FPGA 、嵌入式的特點(diǎn)
自帶廉價(jià)的程序存儲(chǔ)器(FLASH)和非易失的數(shù)據(jù)存儲(chǔ)器(EEPROM)。這些存儲(chǔ)器可多次電擦寫(xiě),使程序開(kāi)發(fā)實(shí)驗(yàn)更加方便,工作更可靠。
FPGA與處理器核心技術(shù)的的應(yīng)用領(lǐng)域
對(duì)更高性能和最佳功耗的無(wú)窮無(wú)盡的需求促使FPGA供應(yīng)商將越來(lái)越多的固定功能IP集成到他們的產(chǎn)品中。雖然stalwart可能認(rèn)為這是對(duì)FPGA技術(shù)核心優(yōu)勢(shì)...
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