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FPGA(Field-Programmable Gate Array),即現(xiàn)場(chǎng)可編程門(mén)陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專(zhuān)用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。
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FPGA之流水線(xiàn)練習(xí)1:設(shè)計(jì)思路
流水線(xiàn)設(shè)計(jì)就是將組合邏輯系統(tǒng)地分割,并在各個(gè)部分(分級(jí))之間插入寄存器,并暫存中間數(shù)據(jù)的方法。目的是將一個(gè)大操作分解成若干的小操作,每一步小操作的時(shí)間較...
優(yōu)化FPGA功耗的設(shè)計(jì)和實(shí)現(xiàn)
為設(shè)計(jì)尋找“完美”FPGA 的重要性日漸升級(jí),其中功耗已成為主要考慮因素。功耗管理在大部分應(yīng)用中都非常關(guān)鍵。某些標(biāo)準(zhǔn)已為單卡或者單個(gè)系統(tǒng)設(shè)定了功耗上限。...
2017-11-22 標(biāo)簽:fpga 4k 0
Virtex-7 GTH收發(fā)器與Altera Stratix-V GX器件的介紹
Virtex-7 GTH收發(fā)器與Altera Stratix-V GX器件Battle Kits Demo
如何設(shè)計(jì)參數(shù)化數(shù)據(jù)選擇器
在FPGA設(shè)計(jì)中,大部分情況下我們都得使用到數(shù)據(jù)選擇器。并且為了設(shè)計(jì)參數(shù)化,可調(diào),通常情況下我們需要一個(gè)參數(shù)可調(diào)的數(shù)據(jù)選擇器,比如M選1,M是可調(diào)的參數(shù)。
2022-03-30 標(biāo)簽:fpga數(shù)據(jù)選擇器編譯器 4k 0
數(shù)字設(shè)計(jì)FPGA應(yīng)用:移位運(yùn)算符
本課程以目前流行的Xilinx 7系列FPGA的開(kāi)發(fā)為主線(xiàn),全面講解FPGA的原理及電路設(shè)計(jì)、Verilog HDL語(yǔ)言及VIVADO的應(yīng)用,并循序漸進(jìn)...
Verilog HDL是一種用于數(shù)字系統(tǒng)設(shè)計(jì)的語(yǔ)言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型也稱(chēng)為模塊。Verilo...
2022-12-08 標(biāo)簽:fpgaVerilogVerilog HDL 4k 0
合理使用JTAG和IMPACT幫助你調(diào)試FPGA不能啟動(dòng)的問(wèn)題
本來(lái)想著把GTX后面兩篇博文找時(shí)間寫(xiě)了,但是最近實(shí)在是忙,一直在搭圖像處理的AXI框架和整FPGA-DSP雙平臺(tái)的板子,下面先和大家分享一下調(diào)試心得。
通過(guò)FPGA與VHDL設(shè)計(jì)三線(xiàn)制同步串行通信控制器并進(jìn)行功能仿真
同步串行通信在航天工程領(lǐng)域中有著廣泛的應(yīng)用,其中,三線(xiàn)制同步串行通信以其連線(xiàn)少、操作方便、通信速度快等特點(diǎn),被成功應(yīng)用在與外圍串行設(shè)備的數(shù)據(jù)通信中。
基于FPGA實(shí)時(shí)圖像邊緣檢測(cè)系統(tǒng)的實(shí)現(xiàn)
上篇我們介紹了相關(guān)的算法原理以及外設(shè)特性,本篇我們將介紹一下基于FPGA的實(shí)時(shí)圖像邊緣檢測(cè)系統(tǒng)的實(shí)現(xiàn)方案,算法的Verilog實(shí)現(xiàn)以及最終實(shí)現(xiàn)的檢測(cè)效果。
2022-04-21 標(biāo)簽:fpga檢測(cè)系統(tǒng)圖像邊緣 4k 0
基于FPGA的ASIC協(xié)同原型驗(yàn)證設(shè)計(jì)方案
鑒于芯片設(shè)計(jì)的復(fù)雜度提升, 成功設(shè)計(jì)一個(gè)芯片所牽扯的步驟與過(guò)程也愈加復(fù)雜,所需花費(fèi)的資金也成倍增加,一個(gè)典型的芯片開(kāi)發(fā)項(xiàng)目的周期和花銷(xiāo)如下所示 ? ? ...
1990年代,F(xiàn)PGA主要用于膠合邏輯;2000年用于替代ASIC、DSP和ASSP,應(yīng)用于通信基礎(chǔ)設(shè)施、國(guó)防、測(cè)試測(cè)量、醫(yī)療等;2010年開(kāi)始,用于通...
Speedster7t FPGA芯片中GDDR6硬核控制器詳解
每個(gè)GDDR6的硬核支持雙通道??偟膸捠?6Gbps x 16(位寬) x 2(通道) x 8(控制器)/8 = 512 GB/s,每個(gè)控制器有兩個(gè)獨(dú)...
Xilinx Virtex-6 FPGA的PCI Express技術(shù)演示
Virtex?-6 FPGA內(nèi)置支持PCIExpress?Gen2兼容接口。 本視頻介紹了在ML605評(píng)估套件上運(yùn)行的用于PCI Express技術(shù)的...
項(xiàng)目分享:樹(shù)莓派Pico (RP2040) + Cyclone 10 FPGA PCB 設(shè)計(jì)
可以將系統(tǒng)設(shè)置成這樣:從 RP2040 的角度看,F(xiàn)PGA 是完全“透明”的,就像一個(gè)內(nèi)存映射 I/O(MMIO)的外設(shè)擴(kuò)展。反之,我們也可以在 FPG...
2025-06-12 標(biāo)簽:FPGAPCB設(shè)計(jì)Cyclone 4k 0
利用FPGA硬件實(shí)現(xiàn)高速上下變頻和FIR濾波器的IP軟核的設(shè)計(jì)
上述濾波器的轉(zhuǎn)置結(jié)構(gòu)是濾波器設(shè)計(jì)的傳統(tǒng)方法。而用位平面結(jié)構(gòu)快速有效地實(shí)現(xiàn)乘2加運(yùn)算的基本思想早在86 年就被提出, 由于將其應(yīng)用于濾波器設(shè)計(jì)在通用性和可...
Xilinx 7系列FPGA GTZ高速串行收發(fā)器性能與兼容性演示
展示7系列GTZ(高達(dá)28.05Gb / s)高速串行收發(fā)器的性能; 與Luxtera公司的不重定時(shí)光模塊進(jìn)行四路26G對(duì)接,實(shí)現(xiàn)100G應(yīng)用。
第三屆OpenHW開(kāi)源硬件與嵌入式大賽總決賽現(xiàn)場(chǎng)實(shí)錄
由中國(guó)電子學(xué)會(huì)主辦,美國(guó)賽靈思公司和北京工業(yè)大學(xué)共同承辦的“FPGA助力中國(guó)智造,擁抱嵌入式計(jì)算新時(shí)代 — 第三屆OpenHW開(kāi)源硬件與嵌入式大賽”總決...
基于帶通采樣的AIS非相干解調(diào)軟件接收機(jī)的FPGA實(shí)現(xiàn)設(shè)計(jì)
AIS系統(tǒng)是一種船舶交通信息交換系統(tǒng),船載AIS設(shè)備不斷發(fā)送自身信息,如航向、噸位等,用以領(lǐng)航調(diào)度、避免碰撞。隨著海運(yùn)貿(mào)易的高速增長(zhǎng),迫切需要建立對(duì)大片...
許多基于微控制器的系統(tǒng)都有模擬和數(shù)字信號(hào),混合信號(hào)示波器系列功能比較強(qiáng)大,可以利用數(shù)字熒光顯示器和 125 種觸發(fā)組合快速查找異常,檢查是否存在振鈴和串...
采用Altera的CPLD器件實(shí)現(xiàn)時(shí)間統(tǒng)一系統(tǒng)的B碼源設(shè)計(jì)
隨著電子技術(shù)的發(fā)展,對(duì)遙測(cè)信號(hào)的幀結(jié)構(gòu)的可編程度、集成度的要求越來(lái)越高,用于時(shí)間統(tǒng)一系統(tǒng)的B碼源的設(shè)計(jì)也趨于高度集成化。為了適應(yīng)現(xiàn)代靶場(chǎng)試驗(yàn)任務(wù)的要求,...
2019-02-06 標(biāo)簽:fpgaaltera計(jì)數(shù)器 4k 0
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